JPH01214044A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01214044A JPH01214044A JP3884988A JP3884988A JPH01214044A JP H01214044 A JPH01214044 A JP H01214044A JP 3884988 A JP3884988 A JP 3884988A JP 3884988 A JP3884988 A JP 3884988A JP H01214044 A JPH01214044 A JP H01214044A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- contacts
- basic cell
- constituted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 5
- 229910052982 molybdenum disulfide Inorganic materials 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101000692107 Homo sapiens Syndecan-3 Proteins 0.000 description 1
- 102100026084 Syndecan-3 Human genes 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はバイポーラ・ＣＭＯ３型マスツマスタースライ
ス方式体集積回路装置に関する。
ス方式体集積回路装置に関する。
近年、大規模集積回路（ＬＳＩ）の製造コストの低減、
製造時間の短縮を図るために、トランジスタ、抵抗等の
素子を予め複数個形成しておき、任意のパターンに形成
した配線層でこれらの素子を接続することにより、種々
の回路構成のＬＳＩを実現するマスタースライス方式が
採用されている。
製造時間の短縮を図るために、トランジスタ、抵抗等の
素子を予め複数個形成しておき、任意のパターンに形成
した配線層でこれらの素子を接続することにより、種々
の回路構成のＬＳＩを実現するマスタースライス方式が
採用されている。
この方式では、素子を形成するための拡散系等のマスク
を作り直すことなく、単に配線層を形成するマスクを交
換するだけで、多品種のＬＳＩを短期間に製造すること
が可能である。
を作り直すことなく、単に配線層を形成するマスクを交
換するだけで、多品種のＬＳＩを短期間に製造すること
が可能である。
第３図は従来のバイポーラ・ＣＭＯ８型マスツマスター
スライス方式ＬＳＩバイポーラトランジスタとＮチャン
ネル及びＰチャンネルの各ＭＯＳトランジスタを夫々素
子とするＬＳＩの一例の基本セルを示すパターン図であ
る。
スライス方式ＬＳＩバイポーラトランジスタとＮチャン
ネル及びＰチャンネルの各ＭＯＳトランジスタを夫々素
子とするＬＳＩの一例の基本セルを示すパターン図であ
る。
この基本セルは、エミッタコンタクトＥ、コレクタコン
タクトＣ，ベースコンタクトＢから成る２個のＮＰＮ型
バイポーラトランジスタＢｉ−Ｔｒｌ、Ｂｉ−Ｔｒ２と
、ソース及びドレインコンタクトＳＤＣが夫々１つずつ
設けられた２個のＰチャンネルＭＯ３）ランジスタＰ−
ＭＯ３Ｉ。
タクトＣ，ベースコンタクトＢから成る２個のＮＰＮ型
バイポーラトランジスタＢｉ−Ｔｒｌ、Ｂｉ−Ｔｒ２と
、ソース及びドレインコンタクトＳＤＣが夫々１つずつ
設けられた２個のＰチャンネルＭＯ３）ランジスタＰ−
ＭＯ３Ｉ。
Ｐ−ＭＯＳ２と、ソース及びドレインコンタクトＳＤＣ
が夫々１つずつの２個のＮチャンネルＭＯＳトランジス
タＮ−ＭＯ３Ｉ、Ｎ−ＭＯＳ２と、抵抗端子Ｔを有する
２個の拡散層抵抗Ｒ１，Ｒ２から成っている。
が夫々１つずつの２個のＮチャンネルＭＯＳトランジス
タＮ−ＭＯ３Ｉ、Ｎ−ＭＯＳ２と、抵抗端子Ｔを有する
２個の拡散層抵抗Ｒ１，Ｒ２から成っている。
上述した従来のバイポーラ・ＣＭＯ３型マスクスライス
方式の基本セル構造を用いて、第２図に示スバイポーラ
・０ＭＯ３型のインバーター回路を実現させる場合には
、第３図に細線で示した配線パターンＬを形成すればよ
い。ＶＤＤは電源ライン、ＧＮＤは接地ライン、Ｗはこ
れらラインのコンタクトである。
方式の基本セル構造を用いて、第２図に示スバイポーラ
・０ＭＯ３型のインバーター回路を実現させる場合には
、第３図に細線で示した配線パターンＬを形成すればよ
い。ＶＤＤは電源ライン、ＧＮＤは接地ライン、Ｗはこ
れらラインのコンタクトである。
ところで、この種の大規模集積回路は、１チツプで大機
能をもたせるためにゲート数を増加することが要求され
ることが多（、ゲート数増加に比例して基本セル数が増
えることは否定できない。
能をもたせるためにゲート数を増加することが要求され
ることが多（、ゲート数増加に比例して基本セル数が増
えることは否定できない。
このため、上述した従来のバイポーラ・ＣＭＯ８型マス
ダマスタースライス方式セル構造では、バイポーラトラ
ンジスタ、ＭＯＳトランジスタ及び抵抗の３種類の素子
を基本セル内に一定量配備する必要があり、基本セルの
占有面積が大きくなり、大容量化が難しくなる。特にバ
イポーラ・０ＭＯ３型の基本セルは面積が大きくなり、
これによりチップ面積も大きくなり、歩留りが低下する
という問題が生じる。
ダマスタースライス方式セル構造では、バイポーラトラ
ンジスタ、ＭＯＳトランジスタ及び抵抗の３種類の素子
を基本セル内に一定量配備する必要があり、基本セルの
占有面積が大きくなり、大容量化が難しくなる。特にバ
イポーラ・０ＭＯ３型の基本セルは面積が大きくなり、
これによりチップ面積も大きくなり、歩留りが低下する
という問題が生じる。
本発明の目的は、マスタースライス方式におけるこの様
な問題を解決し、高歩留りのマスタースライス方式半導
体集積回路装置を提供することにある。
な問題を解決し、高歩留りのマスタースライス方式半導
体集積回路装置を提供することにある。
本発明の半導体集積回路装置は、ソース及びドレインの
コンタクトを夫々２つ以上設けたＭＯＳトランジスタ素
子と、バイポーラトランジスタ素子とで基本セルを構成
し、２つのコンタクト間のソース又はドレインを抵抗と
して利用できるように構成している。
コンタクトを夫々２つ以上設けたＭＯＳトランジスタ素
子と、バイポーラトランジスタ素子とで基本セルを構成
し、２つのコンタクト間のソース又はドレインを抵抗と
して利用できるように構成している。
上述した構成では、不使用のＭＯＳ）ランジスタにおけ
るソース又はドレインを単体の抵抗の代わりに利用でき
、基本セルとしての単体抵抗素子を不要とする。
るソース又はドレインを単体の抵抗の代わりに利用でき
、基本セルとしての単体抵抗素子を不要とする。
次に、本発明を図面を参照して説明する。
第１図は、本発明の一実施例の基本セルを示すパターン
図である。この基本セルは、エミッタコンタクトＥ、コ
レクコンタクトＣ，ベースコンタクトＢから成る２個の
ＮＰＮ型バイポーラトランジスタＢｉ−Ｔｒｌ、Ｂｉ−
Ｔｒ２と、ソース及びドレインのコンタクトＳＤＣを夫
々２つずつ設けた２個のＰチャンネルＭＯ３）ランジス
タＰ−ＭＯ３Ｌ、Ｐ−ＭＯ３２と、ソース及びドレイン
のコンタクトＳＤＣを２つずつ設けた２個のＮチャンネ
ルＭＯ３）ランジスタＮ−ＭＯ３Ｉ、Ｎ−ＭＯ３２から
成り、従来のように単体の抵抗素子は設けていない。
図である。この基本セルは、エミッタコンタクトＥ、コ
レクコンタクトＣ，ベースコンタクトＢから成る２個の
ＮＰＮ型バイポーラトランジスタＢｉ−Ｔｒｌ、Ｂｉ−
Ｔｒ２と、ソース及びドレインのコンタクトＳＤＣを夫
々２つずつ設けた２個のＰチャンネルＭＯ３）ランジス
タＰ−ＭＯ３Ｌ、Ｐ−ＭＯ３２と、ソース及びドレイン
のコンタクトＳＤＣを２つずつ設けた２個のＮチャンネ
ルＭＯ３）ランジスタＮ−ＭＯ３Ｉ、Ｎ−ＭＯ３２から
成り、従来のように単体の抵抗素子は設けていない。
ここで、前記Ｐチャンネル及びＮチャンネルの各ＭＯ３
Ｉ−ランジスタのゲートにはゲートコンタクトＧを設け
ている。また、前記ソース及びドレインに夫々２つずつ
設けたコンタクトＳＤＣは、ソース又はドレインの各領
域内で比較的に離れた位置に配設することが好ましい。
Ｉ−ランジスタのゲートにはゲートコンタクトＧを設け
ている。また、前記ソース及びドレインに夫々２つずつ
設けたコンタクトＳＤＣは、ソース又はドレインの各領
域内で比較的に離れた位置に配設することが好ましい。
但し、ソース又はドレインの各拡散抵抗の抵抗値によっ
て適宜任意の間隔に設定することは可能である。
て適宜任意の間隔に設定することは可能である。
したがって、この構成の基本セルで抵抗を実現する場合
には、不使用のＭＯＳトランジスタのソース及びドレイ
ンの拡散抵抗を抵抗として利用し、ソース及びドレイン
に夫々２つずつ設けられたコンタクトＳＤＣに回路を接
続してこれを単体の抵抗素子として構成できる。
には、不使用のＭＯＳトランジスタのソース及びドレイ
ンの拡散抵抗を抵抗として利用し、ソース及びドレイン
に夫々２つずつ設けられたコンタクトＳＤＣに回路を接
続してこれを単体の抵抗素子として構成できる。
そこで、第１図の基本セルにおいて、第２図に示す回路
を構成する場合には、ＰチャンネルＭＯＳトランジスタ
Ｐ−ＭＯＳ２の２つのコンタクトＳＤＣに接続を行って
これを抵抗Ｒ１として構成し、また、ＮチャンネルＭＯ
３）ランジスタＮ−ＭＯ３２の２つのコンタクトＳＤＣ
に接続を行ってこれを抵抗Ｒ２として構成することがで
きる。
を構成する場合には、ＰチャンネルＭＯＳトランジスタ
Ｐ−ＭＯＳ２の２つのコンタクトＳＤＣに接続を行って
これを抵抗Ｒ１として構成し、また、ＮチャンネルＭＯ
３）ランジスタＮ−ＭＯ３２の２つのコンタクトＳＤＣ
に接続を行ってこれを抵抗Ｒ２として構成することがで
きる。
これにより、第１図に細線で示すように配線ノ々クーン
Ｌを形成することにより、第２図の回路が構成できる。
Ｌを形成することにより、第２図の回路が構成できる。
なお、第１図において、ＶａＯは電源ライン、ＧＮＤは
接地ライン、Ｗは配線パターンＬとこれらラインとのコ
ンタクトである。
接地ライン、Ｗは配線パターンＬとこれらラインとのコ
ンタクトである。
したがって、この構成では単体の抵抗素子を設ける必要
はなく、その分基本セルの面積を低減することが可能と
なる。
はなく、その分基本セルの面積を低減することが可能と
なる。
〔発明の効果］
以上説明したように本発明は、不使用のＭＯＳトランジ
スタにおけるソース又はドレインを単体の抵抗の代わり
に利用するので、基本セルとしての単体抵抗素子を不要
とし、ＭＯＳトランジスタ素子とバイポーラトランジス
タ素子の２種類の素子だけで基本セルが実現でき、基本
セルの面積を低減してゲート数の増加に伴うチップサイ
ズの拡大を抑制し、これにより歩留りを向上できる効果
がある。
スタにおけるソース又はドレインを単体の抵抗の代わり
に利用するので、基本セルとしての単体抵抗素子を不要
とし、ＭＯＳトランジスタ素子とバイポーラトランジス
タ素子の２種類の素子だけで基本セルが実現でき、基本
セルの面積を低減してゲート数の増加に伴うチップサイ
ズの拡大を抑制し、これにより歩留りを向上できる効果
がある。
第１図は本発明の一実施例の基本セルの構成図、第２図
はバイポーラ・ＣＭＯ３型のインバータ回路の一例を示
す回路図、第３図は従来の基本セルの構成図である。 Ｂ ｉ −Ｔ ｒ １． Ｂ １−Ｔｒ ２・・−Ｎ
ＰＮバイポーラトランジスタ、Ｐ−Ｍｏｓｔ、Ｐ−ＭＯ
Ｓ２・・・ＰチャンネルＭＯ３Ｉ−ランジスタ、Ｎ−Ｍ
ＯＳ １゜Ｎ−ＭＯＳ２・・・ＮチャンネルＭＯＳトラ
ンジスタ、Ｃ・・・コレクタコンタクト、Ｂ・・・ベー
スコンタクト、Ｅ・・・エミッタコンタクト、Ｇ・・・
ゲート、ＳＤＣ・・・ソース及びドレインコンタクト、
Ｒ１，Ｒ２・・・抵抗、Ｔ・・・抵抗コンタクト、ＶＤ
！ｌ・・・電源ライン、ＧＮＤ・・・接地ライン、Ｌ・
・・配線パターン、Ｗ・・・コンタクト。 第１図 第２図 第３図 Ｗ）
はバイポーラ・ＣＭＯ３型のインバータ回路の一例を示
す回路図、第３図は従来の基本セルの構成図である。 Ｂ ｉ −Ｔ ｒ １． Ｂ １−Ｔｒ ２・・−Ｎ
ＰＮバイポーラトランジスタ、Ｐ−Ｍｏｓｔ、Ｐ−ＭＯ
Ｓ２・・・ＰチャンネルＭＯ３Ｉ−ランジスタ、Ｎ−Ｍ
ＯＳ １゜Ｎ−ＭＯＳ２・・・ＮチャンネルＭＯＳトラ
ンジスタ、Ｃ・・・コレクタコンタクト、Ｂ・・・ベー
スコンタクト、Ｅ・・・エミッタコンタクト、Ｇ・・・
ゲート、ＳＤＣ・・・ソース及びドレインコンタクト、
Ｒ１，Ｒ２・・・抵抗、Ｔ・・・抵抗コンタクト、ＶＤ
！ｌ・・・電源ライン、ＧＮＤ・・・接地ライン、Ｌ・
・・配線パターン、Ｗ・・・コンタクト。 第１図 第２図 第３図 Ｗ）
Claims (1)
- １、ソース及びドレインのコンタクトを夫々２つ以上設
けたＭＯＳトランジスタ素子と、バイポーラトランジス
タ素子とで基本セルを構成し、前記２つのコンタクト間
のソース又はドレインを抵抗として回路構成可能にした
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3884988A JPH01214044A (ja) | 1988-02-22 | 1988-02-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3884988A JPH01214044A (ja) | 1988-02-22 | 1988-02-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01214044A true JPH01214044A (ja) | 1989-08-28 |
Family
ID=12536646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3884988A Pending JPH01214044A (ja) | 1988-02-22 | 1988-02-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01214044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290070A (ja) * | 1989-02-23 | 1990-11-29 | Mitsubishi Electric Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229857A (ja) * | 1986-03-29 | 1987-10-08 | Toshiba Corp | マスタスライス半導体装置 |
-
1988
- 1988-02-22 JP JP3884988A patent/JPH01214044A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229857A (ja) * | 1986-03-29 | 1987-10-08 | Toshiba Corp | マスタスライス半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290070A (ja) * | 1989-02-23 | 1990-11-29 | Mitsubishi Electric Corp | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3943551A (en) | LSI array using field effect transistors of different conductivity type | |
| US4388755A (en) | Structure for and method of manufacturing a semiconductor device by the master slice method | |
| JPH01214044A (ja) | 半導体集積回路装置 | |
| JPH01214045A (ja) | 半導体集積回路装置 | |
| JPS6342411B2 (ja) | ||
| JPH0120539B2 (ja) | ||
| JPH0113223B2 (ja) | ||
| JPS62130538A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH01248535A (ja) | セミカスタム集積回路 | |
| JPH02122545A (ja) | セミカスタム半導体集積回路の設計方法 | |
| JPS63252442A (ja) | 集積回路 | |
| JPS6017930A (ja) | マスタ・スライス方式に於ける基本セル | |
| KR910009804B1 (ko) | 기판전위검출회로 | |
| JPS5836501B2 (ja) | 半導体集積回路装置 | |
| JPH06112448A (ja) | 半導体装置の製造方法 | |
| JPH0120538B2 (ja) | ||
| JPH04152567A (ja) | マスタスライスｌｓｉ | |
| JPH05167048A (ja) | ゲートアレー | |
| JPH0154861B2 (ja) | ||
| US5281545A (en) | Processes for manufacturing a semiconductor device | |
| JPS5816564A (ja) | 相補形金属−酸化膜−半導体スタテイツクメモリセル | |
| JPS61230335A (ja) | バイポ−ラ型マスタ−スライス方式半導体集積回路 | |
| JPS6066449A (ja) | ゲ−トアレ−素子 | |
| JPH03145762A (ja) | マスタースライス集積回路 | |
| JPH02290069A (ja) | 大規模集積回路 |