JPH02119315A - Clock detection circuit - Google Patents
Clock detection circuitInfo
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- JPH02119315A JPH02119315A JP27221188A JP27221188A JPH02119315A JP H02119315 A JPH02119315 A JP H02119315A JP 27221188 A JP27221188 A JP 27221188A JP 27221188 A JP27221188 A JP 27221188A JP H02119315 A JPH02119315 A JP H02119315A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック検出回路に関し、特にスイッチトキャ
パシタ回路における駆動クロックの有無を検出するため
のクロック検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a clock detection circuit, and particularly to a clock detection circuit for detecting the presence or absence of a driving clock in a switched capacitor circuit.
一般にスイッチトキャパシタ回路は、駆動クロックが正
しく印加されて始めて正常な動作を行う回路である。こ
れらスイッチト・キャパシタ回路は、駆動クロックが停
止すると完全に動作が止まり、その間はむだに電力を浪
費する。Generally, a switched capacitor circuit is a circuit that operates normally only when a driving clock is correctly applied. These switched capacitor circuits completely stop operating when the driving clock stops, and during that time they waste power.
そこで、駆動クロックが停止している間は回路を構成す
る演算増幅器等への電源供給を停止し、消費電力を低減
したいという要求が生じてくる。Therefore, there is a demand to reduce power consumption by stopping the power supply to the operational amplifiers and the like constituting the circuit while the drive clock is stopped.
この要求を実現するには駆動クロックが正しく供給され
ているかどうかを判断するためのクロック検出回路が必
要である。To meet this requirement, a clock detection circuit is required to determine whether the drive clock is being supplied correctly.
また、演算増幅器を構成するトランジスタ１．！、長期
間使用すると種々の特性の経時変化が生じる。例えばＭ
ＯＳトランジスタで構成した場合、しきい値電圧Ｖ丁の
変動が生じる。In addition, transistor 1 configuring the operational amplifier. ! However, when used for a long period of time, various characteristics change over time. For example, M
When configured with OS transistors, fluctuations in threshold voltage V occur.
これら特性の変動は、トランジスタのバイアス条件によ
って変化する。スイッチトキャパシタフィルタの場合、
構成している演算増幅器は、駆動クロックが停止してい
る場合には片側の入力端子が直流的に必ず開放状態にな
っているため、入力段の差動対トランジスタにバイアス
のアンバランスが生じている。These characteristics vary depending on the bias conditions of the transistor. For switched capacitor filters,
When the driving clock is stopped, the input terminal on one side of the operational amplifier that makes up the circuit is always open in terms of direct current, so bias imbalance occurs in the differential pair transistors in the input stage. There is.
このため、長時間駆動クロック無しで電源を印・加する
と、演算増幅器の出力の直流オフセットが増大し特性の
劣化が生じる。故に、駆動クロックが無い場合には、電
源供給を停止するが、演算増幅器の差動入力を短絡して
バイアスのアンバランスな解消するなどの処置が必要で
ある。この処置を実施するためにも、駆動クロックの有
無を検出する手段が必要である。Therefore, if power is applied without a driving clock for a long period of time, the DC offset of the output of the operational amplifier will increase and the characteristics will deteriorate. Therefore, if there is no drive clock, the power supply is stopped, but it is necessary to take measures such as short-circuiting the differential inputs of the operational amplifier to eliminate bias imbalance. In order to carry out this procedure, a means for detecting the presence or absence of a driving clock is required.
この駆動クロックの有無を検出する方法として、従来は
駆動クロックを検波する方法や、モノステーブルマルチ
バイブレータを使用する方法などが採用されていた。As a method for detecting the presence or absence of this driving clock, conventionally a method of detecting the driving clock, a method of using a monostable multivibrator, etc. have been adopted.
上述した従来のクロック検出回路は、駆動クロックを検
波整流する方法やモノステーブルマルチバイブレータを
使用する方法などを採用した構成となっているので、こ
れらの方法による構成では回路か複雑になるという欠点
がある。The conventional clock detection circuit described above has a configuration that employs methods such as detecting and rectifying the drive clock or using a monostable multivibrator, so configurations using these methods have the disadvantage that the circuit becomes complicated. be.
本発明の目的は、回路構成を単純化することができるク
ロック検出回路を提供することにある。An object of the present invention is to provide a clock detection circuit whose circuit configuration can be simplified.
本発明のクロック検出回路は、第１端を第１の電源供給
端子と接続する抵抗素子と、この抵抗素子の第２端と第
２の電源供給端子との間に直列接続されゲートに第１及
び第２のクロック信号をそれぞれ対応して入力しオン・
オフする第１及び第２のトランジスタ、並びにこれら第
１及び第２のトランジスタの直列接続点と前記第１及び
第２の電源供給端子のうちの一方との間に接続された第
】のコンデンサを備えたスイッチトキャパシタ型の擬似
抵抗回路と、前記抵抗素子の第２端と前記第１及び第２
の電源供給端子のうちの一方との間に接続された第２の
コンデンサと、前記抵抗素子の第２端の電圧を検出する
電圧検出部とを有している。The clock detection circuit of the present invention includes a resistor element whose first end is connected to a first power supply terminal, and a resistor element connected in series between the second end of the resistor element and the second power supply terminal and whose gate is connected to the first power supply terminal. and the second clock signal respectively to turn on and off.
a first and second transistor to be turned off, and a capacitor connected between a series connection point of the first and second transistors and one of the first and second power supply terminals; a switched capacitor type pseudo-resistance circuit comprising a second end of the resistor element and the first and second resistor circuits;
and a second capacitor connected between one of the power supply terminals of the resistance element, and a voltage detection section that detects the voltage at the second end of the resistance element.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
この実施例は、第１端を第１の電源供給端子である接地
端子と接続する抵抗Ｒ１と、この抵抗Ｒ１の第２端と第
２の電源供給端子（電源電圧■ＤＤ）との間に直列接続
され、ゲートにスイッチトキャパシタ回路等を駆動する
第１及び第２のクロック信号Φ１．Φ２をそれぞれ対応
して入力しオン・オフするＮチャネルＭＯ８型の第１及
び第２のトランジスタＱ１．Ｑ２ 、並びにこれらトラ
ンジスタＱ１．Ｑ２の直列接続点と接地端子との間に接
続された第１のコンデンサＣ１を備えたス・イッチトキ
ャパシタ型の擬似抵抗回路１と、抵抗Ｒ１の第２端と接
地端子との間に接続された第２のコンデンサＣ２と、コ
ンパレータ２１を備え抵抗Ｒ２の第２端の電圧を検出す
る電圧検出部２とを有する構成となっている。In this embodiment, a resistor R1 whose first end is connected to a ground terminal which is a first power supply terminal, and a second end of this resistor R1 and a second power supply terminal (power supply voltage ■DD) are connected. First and second clock signals Φ1. are connected in series and drive a switched capacitor circuit or the like at their gates. N-channel MO8 type first and second transistors Q1 . Q2, as well as these transistors Q1. A switched capacitor type pseudo resistance circuit 1 including a first capacitor C1 connected between the series connection point of Q2 and the ground terminal, and a connected between the second end of the resistor R1 and the ground terminal. It has a configuration including a second capacitor C2, which is a second capacitor C2, and a voltage detecting section 2 that includes a comparator 21 and detects the voltage at the second end of the resistor R2.
次に、この実施例の動作について説明する。Next, the operation of this embodiment will be explained.
第２図はこの実施例に適用されるクロック信号の波形図
である。FIG. 2 is a waveform diagram of a clock signal applied to this embodiment.
クロック信号Φ１．Φ２が無いときには、トランジスタ
Ｑｌ、Ｑ２はオフ状態になっているので、抵抗Ｒ１の第
２端と電源供給端子（ＶＤＤ）との間は開放状態となり
、抵抗Ｒ１の第２端の電圧ｖｌは接地電位まで落ちてい
る。Clock signal Φ1. When Φ2 is absent, the transistors Ql and Q2 are in the off state, so the second end of the resistor R1 and the power supply terminal (VDD) are in an open state, and the voltage vl at the second end of the resistor R1 is grounded. The potential has dropped.
一方、クロック信号Φｌ、Φ２が有るときには、トラン
ジスタＱ１．Ｑ２がオン・オフし、抵抗Ｒ＋の第２端と
電源供給端子（Ｖｏｏ）との間の等価抵抗Ｒｐは、
ＲＰ＝
ｏ Ｃ１
Ｃ１：コンデンサＣ１の容量値
ｆｃ；クロック信号Φ１．Φ２の周波数となるので、電
圧Ｖｌは、
この実施例においては、クロック信号ΦｌΦ２が停止中
は、電圧■１はほぼ電源電圧Ｖ。０まで上昇するが、ク
ロック信号Φｌ、Φ２が有るときには電圧Ｖ１は、
Ｒ：抵抗Ｒ１の抵抗値
となる。On the other hand, when clock signals Φl and Φ2 are present, transistors Q1. Q2 turns on and off, and the equivalent resistance Rp between the second end of the resistor R+ and the power supply terminal (Voo) is as follows: RP= o C1 C1: capacitance value fc of capacitor C1; clock signal Φ1. In this embodiment, while the clock signal ΦlΦ2 is stopped, the voltage 1 is approximately the power supply voltage V. However, when the clock signals Φl and Φ2 are present, the voltage V1 becomes the resistance value of the resistor R1.
この電圧Ｖ１をコンパレータ２１により検出し、クロッ
ク信号Φ１．Φ２の有無を判定する。This voltage V1 is detected by the comparator 21, and the clock signal Φ1. The presence or absence of Φ2 is determined.
第３図は本発明の第２の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
この実施例においては、抵抗Ｒ，の第１端が電源供給端
子（電源電圧■ＤＤ）に接続され、擬似抵抗回路ＩＡを
構成する第１及び第２のトランジスタＱ３．Ｑ４は抵抗
Ｒ１の第２端と接地端子との間に直列接続されＰチャネ
ルＭＯ３型で形成されている。In this embodiment, the first end of the resistor R is connected to the power supply terminal (power supply voltage DD), and the first and second transistors Q3. Q4 is connected in series between the second end of resistor R1 and the ground terminal, and is formed of a P-channel MO3 type.
従って、これらトランジスタＱ３．Ｑ４のゲートにはク
ロック信号Φ１．Φ２の反転信号Φ１Φ２が入力される
。Therefore, these transistors Q3. The gate of Q4 receives a clock signal Φ1. An inverted signal Φ1Φ2 of Φ2 is input.
となる。becomes.
この電圧■１をコンパレータ２１により検出し、クロッ
ク信号Φ１．Φ２の有無を判定する。This voltage ■1 is detected by the comparator 21, and the clock signal Φ1. The presence or absence of Φ2 is determined.
なお、これら実施例において、電圧検出部２にコンパレ
ータ２１を使用したが、より簡単なインバータなどを利
用してもよい。また、抵抗Ｒ，の代りに、ＭＯＳ）ラン
ジスタのオン抵抗やオフ抵抗、さらにＰＮ接合のジャン
クションリーク等を利用した抵抗素子を使用してもよい
。Although the comparator 21 is used in the voltage detection section 2 in these embodiments, a simpler inverter or the like may be used. Furthermore, instead of the resistor R, a resistor element that utilizes the on-resistance or off-resistance of a MOS transistor, or the junction leak of a PN junction, etc. may be used.
以上説明したように本発明は、トランジスタとコンデン
サとを備えたスイッヂトキャパシタ型の擬似抵抗回路の
抵抗値がクロック信号の有無によって大きく変化するこ
とを利用してクロック信号の有無を判定する構成とする
ことにより、回路構成を少ない回路素子で単純化するこ
とができる効果がある。As explained above, the present invention has a configuration that determines the presence or absence of a clock signal by utilizing the fact that the resistance value of a switched capacitor type pseudo-resistance circuit including a transistor and a capacitor changes greatly depending on the presence or absence of a clock signal. This has the effect of simplifying the circuit configuration with fewer circuit elements.
第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例に適用されるクロ・ツク信号の
波形図、第３図及び第４図はそれぞれ本発明の第２の実
施例を示す回路図及びこの実施例に適用されるクロック
信号の波形図である。
］、ＩＡ・・・擬似抵抗回路、２・・・電圧検出部、２
１・・・コンパレータ、Ｃ，、Ｃ２・・・コンデンサ、
Ｑ１〜Ｑ４・・・トランジスタ、Ｒ１・・・抵抗。
ｙ３［因
代理人 弁理士 内 原 晋
）ど因1 and 2 are a circuit diagram and a waveform diagram of a clock signal applied to this embodiment, respectively, and FIGS. 3 and 4 are circuit diagrams showing a first embodiment of the present invention, respectively. 2 is a circuit diagram showing a second embodiment and a waveform diagram of a clock signal applied to this embodiment; FIG. ], IA...Pseudo resistance circuit, 2...Voltage detection section, 2
1... Comparator, C,, C2... Capacitor,
Q1 to Q4...transistor, R1...resistance. y3 [Representative Patent Attorney Susumu Uchihara]
Claims (1)
の抵抗素子の第２端と第２の電源供給端子との間に直列
接続されゲートに第１及び第２のクロック信号をそれぞ
れ対応して入力しオン・オフする第１及び第２のトラン
ジスタ、並びにこれら第１及び第２のトランジスタの直
列接続点と前記第１及び第２の電源供給端子のうちの一
方との間に接続された第１のコンデンサを備えたスイッ
チトキャパシタ型の擬似抵抗回路と、前記抵抗素子の第
２端と前記第１及び第２の電源供給端子のうちの一方と
の間に接続された第２のコンデンサと、前記抵抗素子の
第２端の電圧を検出する電圧検出部とを有することを特
徴とするクロック検出回路。a resistive element whose first end is connected to the first power supply terminal; and a resistive element connected in series between the second end of the resistive element and the second power supply terminal, and whose gates are connected to the first and second clock signals, respectively. first and second transistors that are turned on and off by corresponding inputs, and a connection between a series connection point of these first and second transistors and one of the first and second power supply terminals; a switched-capacitor type pseudo-resistance circuit including a first capacitor with a second capacitor connected to the second end of the resistor element and one of the first and second power supply terminals; A clock detection circuit comprising: a capacitor; and a voltage detection section that detects a voltage at a second end of the resistance element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27221188A JPH02119315A (en) | 1988-10-27 | 1988-10-27 | Clock detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27221188A JPH02119315A (en) | 1988-10-27 | 1988-10-27 | Clock detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119315A true JPH02119315A (en) | 1990-05-07 |
Family
ID=17510659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27221188A Pending JPH02119315A (en) | 1988-10-27 | 1988-10-27 | Clock detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119315A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006311182A (en) * | 2005-04-28 | 2006-11-09 | Seiko Instruments Inc | Clock detection circuit |
| JP2010038780A (en) * | 2008-08-06 | 2010-02-18 | Sanyo Electric Co Ltd | Frequency detection circuit |
| JP2018056731A (en) * | 2016-09-28 | 2018-04-05 | 沖電気工業株式会社 | Optical receiver, level detection circuit and receiver |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111120A (en) * | 1980-12-26 | 1982-07-10 | Canon Inc | Reset pulse generator |
-
1988
- 1988-10-27 JP JP27221188A patent/JPH02119315A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111120A (en) * | 1980-12-26 | 1982-07-10 | Canon Inc | Reset pulse generator |
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| JP2010038780A (en) * | 2008-08-06 | 2010-02-18 | Sanyo Electric Co Ltd | Frequency detection circuit |
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