JPH02119315A - クロック検出回路 - Google Patents
クロック検出回路Info
- Publication number
- JPH02119315A JPH02119315A JP27221188A JP27221188A JPH02119315A JP H02119315 A JPH02119315 A JP H02119315A JP 27221188 A JP27221188 A JP 27221188A JP 27221188 A JP27221188 A JP 27221188A JP H02119315 A JPH02119315 A JP H02119315A
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- JP
- Japan
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- voltage
- resistor
- clock
- power supply
- circuit
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 101150052012 PPP1R14B gene Proteins 0.000 abstract 4
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック検出回路に関し、特にスイッチトキャ
パシタ回路における駆動クロックの有無を検出するため
のクロック検出回路に関する。
パシタ回路における駆動クロックの有無を検出するため
のクロック検出回路に関する。
一般にスイッチトキャパシタ回路は、駆動クロックが正
しく印加されて始めて正常な動作を行う回路である。こ
れらスイッチト・キャパシタ回路は、駆動クロックが停
止すると完全に動作が止まり、その間はむだに電力を浪
費する。
しく印加されて始めて正常な動作を行う回路である。こ
れらスイッチト・キャパシタ回路は、駆動クロックが停
止すると完全に動作が止まり、その間はむだに電力を浪
費する。
そこで、駆動クロックが停止している間は回路を構成す
る演算増幅器等への電源供給を停止し、消費電力を低減
したいという要求が生じてくる。
る演算増幅器等への電源供給を停止し、消費電力を低減
したいという要求が生じてくる。
この要求を実現するには駆動クロックが正しく供給され
ているかどうかを判断するためのクロック検出回路が必
要である。
ているかどうかを判断するためのクロック検出回路が必
要である。
また、演算増幅器を構成するトランジスタ1.!、長期
間使用すると種々の特性の経時変化が生じる。例えばM
OSトランジスタで構成した場合、しきい値電圧V丁の
変動が生じる。
間使用すると種々の特性の経時変化が生じる。例えばM
OSトランジスタで構成した場合、しきい値電圧V丁の
変動が生じる。
これら特性の変動は、トランジスタのバイアス条件によ
って変化する。スイッチトキャパシタフィルタの場合、
構成している演算増幅器は、駆動クロックが停止してい
る場合には片側の入力端子が直流的に必ず開放状態にな
っているため、入力段の差動対トランジスタにバイアス
のアンバランスが生じている。
って変化する。スイッチトキャパシタフィルタの場合、
構成している演算増幅器は、駆動クロックが停止してい
る場合には片側の入力端子が直流的に必ず開放状態にな
っているため、入力段の差動対トランジスタにバイアス
のアンバランスが生じている。
このため、長時間駆動クロック無しで電源を印・加する
と、演算増幅器の出力の直流オフセットが増大し特性の
劣化が生じる。故に、駆動クロックが無い場合には、電
源供給を停止するが、演算増幅器の差動入力を短絡して
バイアスのアンバランスな解消するなどの処置が必要で
ある。この処置を実施するためにも、駆動クロックの有
無を検出する手段が必要である。
と、演算増幅器の出力の直流オフセットが増大し特性の
劣化が生じる。故に、駆動クロックが無い場合には、電
源供給を停止するが、演算増幅器の差動入力を短絡して
バイアスのアンバランスな解消するなどの処置が必要で
ある。この処置を実施するためにも、駆動クロックの有
無を検出する手段が必要である。
この駆動クロックの有無を検出する方法として、従来は
駆動クロックを検波する方法や、モノステーブルマルチ
バイブレータを使用する方法などが採用されていた。
駆動クロックを検波する方法や、モノステーブルマルチ
バイブレータを使用する方法などが採用されていた。
上述した従来のクロック検出回路は、駆動クロックを検
波整流する方法やモノステーブルマルチバイブレータを
使用する方法などを採用した構成となっているので、こ
れらの方法による構成では回路か複雑になるという欠点
がある。
波整流する方法やモノステーブルマルチバイブレータを
使用する方法などを採用した構成となっているので、こ
れらの方法による構成では回路か複雑になるという欠点
がある。
本発明の目的は、回路構成を単純化することができるク
ロック検出回路を提供することにある。
ロック検出回路を提供することにある。
本発明のクロック検出回路は、第1端を第1の電源供給
端子と接続する抵抗素子と、この抵抗素子の第2端と第
2の電源供給端子との間に直列接続されゲートに第1及
び第2のクロック信号をそれぞれ対応して入力しオン・
オフする第1及び第2のトランジスタ、並びにこれら第
1及び第2のトランジスタの直列接続点と前記第1及び
第2の電源供給端子のうちの一方との間に接続された第
】のコンデンサを備えたスイッチトキャパシタ型の擬似
抵抗回路と、前記抵抗素子の第2端と前記第1及び第2
の電源供給端子のうちの一方との間に接続された第2の
コンデンサと、前記抵抗素子の第2端の電圧を検出する
電圧検出部とを有している。
端子と接続する抵抗素子と、この抵抗素子の第2端と第
2の電源供給端子との間に直列接続されゲートに第1及
び第2のクロック信号をそれぞれ対応して入力しオン・
オフする第1及び第2のトランジスタ、並びにこれら第
1及び第2のトランジスタの直列接続点と前記第1及び
第2の電源供給端子のうちの一方との間に接続された第
】のコンデンサを備えたスイッチトキャパシタ型の擬似
抵抗回路と、前記抵抗素子の第2端と前記第1及び第2
の電源供給端子のうちの一方との間に接続された第2の
コンデンサと、前記抵抗素子の第2端の電圧を検出する
電圧検出部とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1の実施例を示す回路図である。
この実施例は、第1端を第1の電源供給端子である接地
端子と接続する抵抗R1と、この抵抗R1の第2端と第
2の電源供給端子(電源電圧■DD)との間に直列接続
され、ゲートにスイッチトキャパシタ回路等を駆動する
第1及び第2のクロック信号Φ1.Φ2をそれぞれ対応
して入力しオン・オフするNチャネルMO8型の第1及
び第2のトランジスタQ1.Q2 、並びにこれらトラ
ンジスタQ1.Q2の直列接続点と接地端子との間に接
続された第1のコンデンサC1を備えたス・イッチトキ
ャパシタ型の擬似抵抗回路1と、抵抗R1の第2端と接
地端子との間に接続された第2のコンデンサC2と、コ
ンパレータ21を備え抵抗R2の第2端の電圧を検出す
る電圧検出部2とを有する構成となっている。
端子と接続する抵抗R1と、この抵抗R1の第2端と第
2の電源供給端子(電源電圧■DD)との間に直列接続
され、ゲートにスイッチトキャパシタ回路等を駆動する
第1及び第2のクロック信号Φ1.Φ2をそれぞれ対応
して入力しオン・オフするNチャネルMO8型の第1及
び第2のトランジスタQ1.Q2 、並びにこれらトラ
ンジスタQ1.Q2の直列接続点と接地端子との間に接
続された第1のコンデンサC1を備えたス・イッチトキ
ャパシタ型の擬似抵抗回路1と、抵抗R1の第2端と接
地端子との間に接続された第2のコンデンサC2と、コ
ンパレータ21を備え抵抗R2の第2端の電圧を検出す
る電圧検出部2とを有する構成となっている。
次に、この実施例の動作について説明する。
第2図はこの実施例に適用されるクロック信号の波形図
である。
である。
クロック信号Φ1.Φ2が無いときには、トランジスタ
Ql、Q2はオフ状態になっているので、抵抗R1の第
2端と電源供給端子(VDD)との間は開放状態となり
、抵抗R1の第2端の電圧vlは接地電位まで落ちてい
る。
Ql、Q2はオフ状態になっているので、抵抗R1の第
2端と電源供給端子(VDD)との間は開放状態となり
、抵抗R1の第2端の電圧vlは接地電位まで落ちてい
る。
一方、クロック信号Φl、Φ2が有るときには、トラン
ジスタQ1.Q2がオン・オフし、抵抗R+の第2端と
電源供給端子(Voo)との間の等価抵抗Rpは、 RP= o C1 C1:コンデンサC1の容量値 fc;クロック信号Φ1.Φ2の周波数となるので、電
圧Vlは、 この実施例においては、クロック信号ΦlΦ2が停止中
は、電圧■1はほぼ電源電圧V。0まで上昇するが、ク
ロック信号Φl、Φ2が有るときには電圧V1は、 R:抵抗R1の抵抗値 となる。
ジスタQ1.Q2がオン・オフし、抵抗R+の第2端と
電源供給端子(Voo)との間の等価抵抗Rpは、 RP= o C1 C1:コンデンサC1の容量値 fc;クロック信号Φ1.Φ2の周波数となるので、電
圧Vlは、 この実施例においては、クロック信号ΦlΦ2が停止中
は、電圧■1はほぼ電源電圧V。0まで上昇するが、ク
ロック信号Φl、Φ2が有るときには電圧V1は、 R:抵抗R1の抵抗値 となる。
この電圧V1をコンパレータ21により検出し、クロッ
ク信号Φ1.Φ2の有無を判定する。
ク信号Φ1.Φ2の有無を判定する。
第3図は本発明の第2の実施例を示す回路図である。
この実施例においては、抵抗R,の第1端が電源供給端
子(電源電圧■DD)に接続され、擬似抵抗回路IAを
構成する第1及び第2のトランジスタQ3.Q4は抵抗
R1の第2端と接地端子との間に直列接続されPチャネ
ルMO3型で形成されている。
子(電源電圧■DD)に接続され、擬似抵抗回路IAを
構成する第1及び第2のトランジスタQ3.Q4は抵抗
R1の第2端と接地端子との間に直列接続されPチャネ
ルMO3型で形成されている。
従って、これらトランジスタQ3.Q4のゲートにはク
ロック信号Φ1.Φ2の反転信号Φ1Φ2が入力される
。
ロック信号Φ1.Φ2の反転信号Φ1Φ2が入力される
。
となる。
この電圧■1をコンパレータ21により検出し、クロッ
ク信号Φ1.Φ2の有無を判定する。
ク信号Φ1.Φ2の有無を判定する。
なお、これら実施例において、電圧検出部2にコンパレ
ータ21を使用したが、より簡単なインバータなどを利
用してもよい。また、抵抗R,の代りに、MOS)ラン
ジスタのオン抵抗やオフ抵抗、さらにPN接合のジャン
クションリーク等を利用した抵抗素子を使用してもよい
。
ータ21を使用したが、より簡単なインバータなどを利
用してもよい。また、抵抗R,の代りに、MOS)ラン
ジスタのオン抵抗やオフ抵抗、さらにPN接合のジャン
クションリーク等を利用した抵抗素子を使用してもよい
。
以上説明したように本発明は、トランジスタとコンデン
サとを備えたスイッヂトキャパシタ型の擬似抵抗回路の
抵抗値がクロック信号の有無によって大きく変化するこ
とを利用してクロック信号の有無を判定する構成とする
ことにより、回路構成を少ない回路素子で単純化するこ
とができる効果がある。
サとを備えたスイッヂトキャパシタ型の擬似抵抗回路の
抵抗値がクロック信号の有無によって大きく変化するこ
とを利用してクロック信号の有無を判定する構成とする
ことにより、回路構成を少ない回路素子で単純化するこ
とができる効果がある。
第1図及び第2図はそれぞれ本発明の第1の実施例を示
す回路図及びこの実施例に適用されるクロ・ツク信号の
波形図、第3図及び第4図はそれぞれ本発明の第2の実
施例を示す回路図及びこの実施例に適用されるクロック
信号の波形図である。 ]、IA・・・擬似抵抗回路、2・・・電圧検出部、2
1・・・コンパレータ、C,、C2・・・コンデンサ、
Q1〜Q4・・・トランジスタ、R1・・・抵抗。 y3[因 代理人 弁理士 内 原 晋 )ど因
す回路図及びこの実施例に適用されるクロ・ツク信号の
波形図、第3図及び第4図はそれぞれ本発明の第2の実
施例を示す回路図及びこの実施例に適用されるクロック
信号の波形図である。 ]、IA・・・擬似抵抗回路、2・・・電圧検出部、2
1・・・コンパレータ、C,、C2・・・コンデンサ、
Q1〜Q4・・・トランジスタ、R1・・・抵抗。 y3[因 代理人 弁理士 内 原 晋 )ど因
Claims (1)
- 第1端を第1の電源供給端子と接続する抵抗素子と、こ
の抵抗素子の第2端と第2の電源供給端子との間に直列
接続されゲートに第1及び第2のクロック信号をそれぞ
れ対応して入力しオン・オフする第1及び第2のトラン
ジスタ、並びにこれら第1及び第2のトランジスタの直
列接続点と前記第1及び第2の電源供給端子のうちの一
方との間に接続された第1のコンデンサを備えたスイッ
チトキャパシタ型の擬似抵抗回路と、前記抵抗素子の第
2端と前記第1及び第2の電源供給端子のうちの一方と
の間に接続された第2のコンデンサと、前記抵抗素子の
第2端の電圧を検出する電圧検出部とを有することを特
徴とするクロック検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27221188A JPH02119315A (ja) | 1988-10-27 | 1988-10-27 | クロック検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27221188A JPH02119315A (ja) | 1988-10-27 | 1988-10-27 | クロック検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02119315A true JPH02119315A (ja) | 1990-05-07 |
Family
ID=17510659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27221188A Pending JPH02119315A (ja) | 1988-10-27 | 1988-10-27 | クロック検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02119315A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006311182A (ja) * | 2005-04-28 | 2006-11-09 | Seiko Instruments Inc | クロック検出回路 |
JP2010038780A (ja) * | 2008-08-06 | 2010-02-18 | Sanyo Electric Co Ltd | 周波数検出回路 |
JP2018056731A (ja) * | 2016-09-28 | 2018-04-05 | 沖電気工業株式会社 | 光受信装置、レベル検出回路、及び受信装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57111120A (en) * | 1980-12-26 | 1982-07-10 | Canon Inc | Reset pulse generator |
-
1988
- 1988-10-27 JP JP27221188A patent/JPH02119315A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57111120A (en) * | 1980-12-26 | 1982-07-10 | Canon Inc | Reset pulse generator |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006311182A (ja) * | 2005-04-28 | 2006-11-09 | Seiko Instruments Inc | クロック検出回路 |
JP2010038780A (ja) * | 2008-08-06 | 2010-02-18 | Sanyo Electric Co Ltd | 周波数検出回路 |
JP2018056731A (ja) * | 2016-09-28 | 2018-04-05 | 沖電気工業株式会社 | 光受信装置、レベル検出回路、及び受信装置 |
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