JP2006311182A

JP2006311182A - Clock detection circuit

Info

Publication number: JP2006311182A
Application number: JP2005131002A
Authority: JP
Inventors: Tadashi Kurokura; 忠黒蔵; Fumiyasu Utsunomiya; 文靖宇都宮
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2005-04-28
Filing date: 2005-04-28
Publication date: 2006-11-09

Abstract

<P>PROBLEM TO BE SOLVED: To provide a clock detection circuit allowed to be driven by low voltage and capable of detecting a clock of low voltage. <P>SOLUTION: In the clock detection circuit for detecting a clock inputted to a clock signal input terminal by a first capacitor and a resistor which are connected in parallel between an output terminal and GND, two rectifying elements are connected in series between an input terminal for connecting optional potential and the output terminal and a second capacitor is connected between the node of the rectifying elements and the clock signal input terminal. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、低電圧で動作し、かつ低い電圧のクロックを検出するクロック検出回路に関する。 The present invention relates to a clock detection circuit that operates at a low voltage and detects a low voltage clock.

図９は、従来のクロック検出回路の回路図である。ゲートがクロック信号入力端子３７であるＰ型ＭＯＳトランジスタ３１と抵抗３２を電源ＶＤＤ端子とＧＮＤ端子間に直列に接続する。その中間ノードを出力端子３８とし、電位を平滑化するために容量３３を接続する。 FIG. 9 is a circuit diagram of a conventional clock detection circuit. A P-type MOS transistor 31 whose gate is a clock signal input terminal 37 and a resistor 32 are connected in series between the power supply VDD terminal and the GND terminal. The intermediate node is used as an output terminal 38, and a capacitor 33 is connected to smooth the potential.

図１０は、従来のクロック検出回路の動作を示すタイミングチャートである。クロック信号ＣＬＫがクロック入力端子３７に入力されると、Ｐ型ＭＯＳトランジスタ３１によって電荷が容量３３に供給され、出力端子３８の電圧が上昇する。一方、抵抗３２によって電荷が容量３３からＧＮＤに放電される。すなわち、容量３３と抵抗１５によって定まる時定数よりも短い時間で、Ｐ型ＭＯＳトランジスタ３１によって電荷が容量３３に供給されることで、出力端子３８はＨレベルを維持してクロック検出状態となる。 FIG. 10 is a timing chart showing the operation of the conventional clock detection circuit. When the clock signal CLK is input to the clock input terminal 37, the charge is supplied to the capacitor 33 by the P-type MOS transistor 31, and the voltage at the output terminal 38 increases. On the other hand, charges are discharged from the capacitor 33 to GND by the resistor 32. That is, when the charge is supplied to the capacitor 33 by the P-type MOS transistor 31 in a time shorter than the time constant determined by the capacitor 33 and the resistor 15, the output terminal 38 maintains the H level and enters the clock detection state.

次に、クロック入力端子３７にクロック信号ＣＬＫが入力されない場合は、Ｐ型ＭＯＳトランジスタ３１によって電荷が容量３３に供給されず、出力端子３８の電位がＬレベルとなりクロック非検出状態（スタンバイ状態）となる（特許文献１参照）。 Next, when the clock signal CLK is not input to the clock input terminal 37, the charge is not supplied to the capacitor 33 by the P-type MOS transistor 31, and the potential of the output terminal 38 becomes L level and the clock non-detection state (standby state) is set. (See Patent Document 1).

近年、クロック検出回路に関する技術は低電圧及び低消費電流化が進む傾向にあり、スタンバイ状態時の消費電流は小さいことが望まれている。
特許３３６７４４１号公報 In recent years, the technology relating to the clock detection circuit tends to be low voltage and low current consumption, and it is desired that the current consumption in the standby state is small.
Japanese Patent No. 3367441

従来のクロック検出回路において電源を低電圧化するためには、Ｐ型ＭＯＳトランジスタ３１のしきい値電圧を小さくする必要があるが、そのことによってオフリーク電流は大きくなってしまう。そのため、ＶＤＤ端子の電圧が低電圧であり、波高値の小さいクロック信号ＣＬＫが入力された場合においても、論理が定まるようにＰ型ＭＯＳトランジスタ３１のしきい値電圧を低くしていくと、ＶＤＤ端子とＧＮＤ端子の間で小さな電流が流れてしまい、スタンバイ状態でも電力を消費してしまうという課題があった。 In order to lower the voltage of the power supply in the conventional clock detection circuit, it is necessary to reduce the threshold voltage of the P-type MOS transistor 31, but this increases the off-leakage current. Therefore, even when the voltage at the VDD terminal is low and the clock signal CLK having a small peak value is input, if the threshold voltage of the P-type MOS transistor 31 is lowered so that the logic is determined, VDD There is a problem that a small current flows between the terminal and the GND terminal, and power is consumed even in a standby state.

また、従来のクロック検出回路では、クロック信号ＣＬＫの電圧範囲はＶＤＤ−ＧＮＤ間の電位に限られ、その範囲内で変化するクロック信号ＣＬＫのみが検出可能であった。すなわち、検出できるクロック信号ＣＬＫは任意の電圧レベルにできないという課題があった。 In the conventional clock detection circuit, the voltage range of the clock signal CLK is limited to the potential between VDD and GND, and only the clock signal CLK changing within the range can be detected. That is, there is a problem that the detectable clock signal CLK cannot be set to an arbitrary voltage level.

さらに、従来のクロック検出回路では、クロック入力端子３７に不安定な中間電位レベルの非クロック信号が入力されている状態において、Ｐ型ＭＯＳトランジスタ３１がＯＮしてしまい、出力端子３８がＨレベルとなって誤検出してしまうという課題があった。 Further, in the conventional clock detection circuit, the P-type MOS transistor 31 is turned on in a state where an unstable intermediate potential level non-clock signal is input to the clock input terminal 37, and the output terminal 38 is set to the H level. As a result, there was a problem of false detection.

一方、非常に低周波で長周期なクロック信号の取り扱いとしては、あるカットオフ周波数を境に、そのカットオフ周波数より高い周波数のクロック信号では、クロック検出状態となり、逆に低い周波数のクロック信号では、その信号をクロックとはみなさず、クロック非検出状態（スタンバイ状態）となるようなフィルタ機能が望まれる。しかしながら、従来の回路にはそのような周波数帯域別に分類する概念がないため、長周期のクロック信号が入力されると、Ｐ型ＭＯＳトランジスタ３１のゲートにＬレベルが入力されている時は検出状態となり、Ｈレベルが入力されている時は非検出状態となってしまう。したがって、従来の回路では、非常に低周波で長周期なクロック信号をカットオフ周波数基準で判別すること（フィルタ機能）が困難であるという課題もあった。 On the other hand, for handling a clock signal with a very low frequency and a long period, a clock signal with a frequency higher than the cut-off frequency at a certain cut-off frequency becomes a clock detection state, and conversely with a clock signal with a low frequency. A filter function is desired in which the signal is not regarded as a clock, and a clock non-detection state (standby state) is entered. However, since the conventional circuit does not have the concept of classifying according to such frequency bands, when a long-cycle clock signal is input, the detection state occurs when the L level is input to the gate of the P-type MOS transistor 31. Thus, when the H level is input, the non-detection state occurs. Therefore, the conventional circuit has a problem that it is difficult to discriminate a very low frequency and long cycle clock signal based on the cutoff frequency (filter function).

本発明のクロック検出回路は、上記課題を解決するために第一の手段として、入力端子と出力端子の間にノードを介して第１の整流素子と第２の整流素子を直列に接続し、前記ノードとクロック信号入力端子の間に第１の容量を設け、前記出力端子とＧＮＤ端子間に第２の容量と抵抗成分を有する素子を並列に接続した構成とした。 The clock detection circuit of the present invention, as a first means to solve the above problem, connects the first rectifier element and the second rectifier element in series via a node between the input terminal and the output terminal, A first capacitor is provided between the node and the clock signal input terminal, and an element having a second capacitor and a resistance component is connected in parallel between the output terminal and the GND terminal.

また本発明のクロック検出回路は第二の手段として、第一の手段のクロック検出回路において、入力端子をＧＮＤ端子とした。 In the clock detection circuit of the present invention, as a second means, the input terminal is a GND terminal in the clock detection circuit of the first means.

また本発明のクロック検出回路は第三の手段として、第一の整流素子をＮ型ＭＯＳトランジスタで置き換え、第二の整流素子をＰ型ＭＯＳトランジスタで置き換え、互いのゲートを接続した構成とした。 As a third means, the clock detection circuit of the present invention has a configuration in which the first rectifier element is replaced with an N-type MOS transistor, the second rectifier element is replaced with a P-type MOS transistor, and the gates are connected to each other.

以上のように、本発明のクロック検出回路の第一の手段によれば、不安定なクロック信号が入力されても出力端子の電位をグランドレベルで安定させ、クロックの誤検出を防止することができる。さらに、設計最適化により、ある一定の値よりも高い周波数のクロック信号ＣＬＫのみを検出するフィルタ機能を持たせることができる。 As described above, according to the first means of the clock detection circuit of the present invention, even if an unstable clock signal is input, the potential of the output terminal can be stabilized at the ground level to prevent erroneous detection of the clock. it can. Further, the design optimization can provide a filter function for detecting only the clock signal CLK having a frequency higher than a certain value.

また、第二の手段によれば、電源入力端子とＧＮＤ端子を通る電流経路をなくすことができ、スタンバイ状態において電力を消費しないクロック検出回路が実現できる。 In addition, according to the second means, a current path passing through the power input terminal and the GND terminal can be eliminated, and a clock detection circuit that does not consume power in the standby state can be realized.

またさらに、第三の手段によればより低電圧でのクロック検出動作が可能となる。 Still further, according to the third means, it is possible to perform the clock detection operation at a lower voltage.

図１は、本発明のクロック検出回路の第１の実施例の回路図である。これは、整流素子としてダイオードを用いて実施した場合の例である。 FIG. 1 is a circuit diagram of a first embodiment of a clock detection circuit according to the present invention. This is an example in which a diode is used as a rectifying element.

初めに、第１の実施例の構成について述べる。第１のダイオード１１及び第２のダイオード１２を順方向に直列接続し、第１のダイオード１１のアノード側を入力端子２１とする。第２のダイオード１２のカソード側を出力端子２４とする。第１のダイオード１１と第２のダイオード１２の接続点であるノード２５とクロック信号入力端子２３の間に第２の容量１３を接続する。出力端子２４とＧＮＤの間に第１の容量１４と抵抗１５を並列に接続する。なお、抵抗１５は抵抗成分を有する素子であればよいので、電界効果トランジスタのオン抵抗を利用することなどによっても実施できる。 First, the configuration of the first embodiment will be described. The first diode 11 and the second diode 12 are connected in series in the forward direction, and the anode side of the first diode 11 is used as the input terminal 21. The cathode side of the second diode 12 is an output terminal 24. A second capacitor 13 is connected between a node 25, which is a connection point between the first diode 11 and the second diode 12, and the clock signal input terminal 23. A first capacitor 14 and a resistor 15 are connected in parallel between the output terminal 24 and GND. Since the resistor 15 may be an element having a resistance component, it can be implemented by utilizing the on-resistance of a field effect transistor.

次に、図３をもとに動作について述べる。まず、クロック信号入力端子２３がＬレベルの時は、第１のダイオードを介して電荷が供給されるため、ノード２５の電位は、入力端子２１の電位とほぼ同じ電位となる。次に、クロック信号入力端子２３がＨレベルになると、第２の容量１３の容量カップリング効果にて、ノード２５の電位が上昇する。したがって、第２のダイオード１２を介して第１の容量１４が充電される。つまり、クロック信号入力端子に入力されるクロック信号が、Ｌレベル、Ｈレベルと繰り返されるたびに入力端子２１から電荷がノード２５を介して出力端子２４へと供給されるため、出力端子２４は、電位が上昇し、所定電圧のクロック検出レベルに到達する。 Next, the operation will be described with reference to FIG. First, when the clock signal input terminal 23 is at the L level, charge is supplied via the first diode, so that the potential of the node 25 is substantially the same as the potential of the input terminal 21. Next, when the clock signal input terminal 23 becomes H level, the potential of the node 25 increases due to the capacitive coupling effect of the second capacitor 13. Accordingly, the first capacitor 14 is charged via the second diode 12. That is, each time the clock signal input to the clock signal input terminal is repeated at the L level and the H level, charge is supplied from the input terminal 21 to the output terminal 24 via the node 25. The potential rises and reaches a clock detection level of a predetermined voltage.

一方、第１の容量１４の電荷は抵抗１５により常にＧＮＤへ放電されている。従って、クロック信号が入力されない状態が続くと、出力端子２４の電位はグランドレベルに到達し、すなわちクロック非検出状態となる。 On the other hand, the charge in the first capacitor 14 is always discharged to GND by the resistor 15. Therefore, if the state where the clock signal is not input continues, the potential of the output terminal 24 reaches the ground level, that is, the clock is not detected.

次に、クロック信号ＣＬＫが中間電位レベルで緩やかに変化しているような状態の時は、第２の容量１３を介しているためノード２５へは徐々に電荷が供給されるが、それは同時に出力端子側を経由してグランドレベルへと開放されてしまうので、ノード２５及び出力端子２４の電位はグランドレベルでほぼ安定している。従って、電源投入時等のクロック信号発生回路が不安定な状態においても、クロック非検出状態（スタンバイ状態）を安定して出力することが出来る。 Next, when the clock signal CLK is gradually changing at the intermediate potential level, the charge is gradually supplied to the node 25 through the second capacitor 13, but this is simultaneously output. Since the voltage is released to the ground level via the terminal side, the potentials of the node 25 and the output terminal 24 are almost stable at the ground level. Therefore, even when the clock signal generation circuit is unstable when the power is turned on, the clock non-detection state (standby state) can be stably output.

また、第２の容量１３が充電されていない状態でクロック信号ＣＬＫが数回入力された段階では、図３に示すように出力端子２４の電位はクロック検出レベルまで到達しない。従って、突発的なノイズによるクロック誤検出を防止することが出来る。 Further, when the clock signal CLK is input several times while the second capacitor 13 is not charged, the potential of the output terminal 24 does not reach the clock detection level as shown in FIG. Therefore, erroneous clock detection due to sudden noise can be prevented.

さらに、本発明のクロック回路が持つクロック周波数のハイパスフィルタ検出機能について述べる。まず、本回路を設計する上で当然のことではあるが、クロック信号ＣＬＫの周波数や第２の容量１３や第１の容量１４によって出力端子２４への電荷の供給速度を調整でき、また抵抗１５により出力端子２４に蓄積された電荷の減少速度を調整できるため、電荷の供給速度が電荷の減少速度よりも小さい場合、クロック検出信号は出力されないことが明らかである。つまり、クロック信号ＣＬＫのあるカットオフ周波数以下のクロック信号ＣＬＫが入力された場合、クロック非検出とすることができる。そして、カットオフ周波数は、以上に述べた設計定数を最適化することによって任意に設定することが可能である。例えば、第１の容量１４や抵抗１５の値を大きくすれば、出力端子２４からの電荷の減少速度を抑えることができるため、より低い周波数のクロック信号ＣＬＫまで検出できるようになる。 Further, the clock frequency high-pass filter detection function of the clock circuit of the present invention will be described. First, as a matter of course when designing this circuit, the frequency of the clock signal CLK, the second capacitor 13 and the first capacitor 14 can adjust the charge supply speed to the output terminal 24, and the resistor 15 Thus, it is clear that the clock detection signal is not output when the charge supply rate is smaller than the charge decrease rate. That is, when a clock signal CLK having a frequency lower than a certain cut-off frequency is input, clock non-detection can be performed. The cutoff frequency can be arbitrarily set by optimizing the design constants described above. For example, if the values of the first capacitor 14 and the resistor 15 are increased, the rate of decrease in charge from the output terminal 24 can be suppressed, so that even a clock signal CLK having a lower frequency can be detected.

図２は、図１のクロック検出回路の整流素子の極性を逆に接続した回路例である。このような構成とすることで、出力端子２４の電位はグランドレベルより低くすることができる。この場合の回路動作は図１の回路の動作と同様なので説明を省略する。 FIG. 2 is a circuit example in which the polarities of the rectifying elements of the clock detection circuit of FIG. 1 are connected in reverse. With such a configuration, the potential of the output terminal 24 can be made lower than the ground level. The circuit operation in this case is the same as that of the circuit of FIG.

図４は、本発明のクロック検出回路の第２の実施例の回路図である。回路構成は第１の実施例と同様であるが、入力端子２１をグランドレベルとした。このような回路構成とすることで、スタンバイ・モードにおいて入力端子２１と出力端子２４を通る経路はグランドレベルとなるため、電流が流れることはなく電力を消費しないという特徴がある。 FIG. 4 is a circuit diagram of a second embodiment of the clock detection circuit of the present invention. The circuit configuration is the same as that of the first embodiment, but the input terminal 21 is set to the ground level. With such a circuit configuration, the path passing through the input terminal 21 and the output terminal 24 in the standby mode is at the ground level, so that no current flows and no power is consumed.

第１の実施例と同様に、図５に示すように整流素子の極性の方向を逆に接続すると、出力端子２４の電位はグランドレベルより低くすることができ、スタンバイ・モードに電力を消費しない。 As in the first embodiment, when the polarity direction of the rectifying element is reversely connected as shown in FIG. 5, the potential of the output terminal 24 can be made lower than the ground level, and power is not consumed in the standby mode. .

図６は、本発明のクロック検出回路の第３の実施例の回路図である。回路構成は第２の実施例と同様であるが、整流素子として電界効果トランジスタのスイッチング機能を用いて実施した例である。ここで、整流素子として機能するように、電界効果トランジスタの種類と接続、及びゲート電位の接続を設定する。また、この実施例は、クロックの波高値分だけの電位差で電界効果トランジスタのゲートを制御することを考慮して構成したものである。 FIG. 6 is a circuit diagram of a third embodiment of the clock detection circuit of the present invention. The circuit configuration is the same as that of the second embodiment, but this is an example implemented using the switching function of a field effect transistor as a rectifying element. Here, the type and connection of the field effect transistor and the connection of the gate potential are set so as to function as a rectifying element. Further, this embodiment is configured in consideration of controlling the gate of the field effect transistor with a potential difference corresponding to the peak value of the clock.

はじめに、第３の実施例の構成について述べる。入力端子２１にソースを接続したＮ型ＭＯＳトランジスタ４１のドレインと、出力端子２４にソースを接続したＰ型ＭＯＳトランジスタ４２のドレインを接続し、互いのゲートを接続して反転クロック入力端子２６に接続する。Ｎ型ＭＯＳトランジスタ４１とＰ型ＭＯＳトランジスタ４２の接続を第２の容量１３を介してクロック信号入力端子２３に接続する。出力端子２４とＧＮＤの間に、第１の容量１４と抵抗１５を並列に接続する。 First, the configuration of the third embodiment will be described. The drain of the N-type MOS transistor 41 whose source is connected to the input terminal 21 and the drain of the P-type MOS transistor 42 whose source is connected to the output terminal 24 are connected, and their gates are connected to the inverted clock input terminal 26. To do. The connection between the N-type MOS transistor 41 and the P-type MOS transistor 42 is connected to the clock signal input terminal 23 via the second capacitor 13. A first capacitor 14 and a resistor 15 are connected in parallel between the output terminal 24 and GND.

次に、図８をもとに動作について述べる。ここで、クロック信号の電位レベルは任意でよいという特徴を持つ。また、反転クロック信号ＣＬＫＢは、クロック信号ＣＬＫの波高値以上の電位差でクロック信号ＣＬＫの論理を反転させた（位相を１８０°ずらした）もので、Ｌレベルがグランドレベルである信号とする。出力信号Ｔ２４は、クロック信号ＣＬＫの波高値まで電位が上昇するので、クロック信号ＣＬＫがＬレベル時に、Ｈレベルとなる反転クロック信号ＣＬＫＢは、Ｐ型ＭＯＳトランジスタ４２をＯＦＦさせるために、出力信号Ｔ２４（クロック信号ＣＬＫの波高値）以上の電位となる必要がある。 Next, the operation will be described with reference to FIG. Here, the potential level of the clock signal is arbitrary. The inverted clock signal CLKB is obtained by inverting the logic of the clock signal CLK with a potential difference equal to or higher than the peak value of the clock signal CLK (with the phase shifted by 180 °), and is a signal whose L level is the ground level. Since the potential of the output signal T24 rises to the peak value of the clock signal CLK, the inverted clock signal CLKB that becomes H level when the clock signal CLK is at L level causes the output signal T24 to turn off the P-type MOS transistor 42. The potential needs to be equal to or higher than the peak value of the clock signal CLK.

次に各ノードの電位については、クロック信号入力端子２３のクロック信号ＣＬＫが０Ｖからある値Ｖ０に立ち上がった時、第２の容量１３の静電容量をＣ１とすれば、ノード２５にはＣ１×Ｖ０の電荷量が発生する。この時、反転クロック信号入力端子２６は０Ｖであるので、Ｎ型ＭＯＳトランジスタ４１はＯＦＦ、Ｐ型ＭＯＳトランジスタ４２がＯＮの状態である。今、発生した電荷は、出力端子２４とノード２５に分配されるので、出力端子２４及びノード２５の電圧はＶ１まで上昇する。この様子は、第１の容量１４の静電容量をＣ２とすれば、 (Ｃ１＋Ｃ２)×Ｖ１＝Ｃ１×Ｖ０で表される。 Next, regarding the potential of each node, when the clock signal CLK of the clock signal input terminal 23 rises from 0V to a certain value V0, if the capacitance of the second capacitor 13 is C1, the node 25 has C1 × A charge amount of V0 is generated. At this time, since the inverted clock signal input terminal 26 is 0 V, the N-type MOS transistor 41 is OFF and the P-type MOS transistor 42 is ON. Since the generated charges are distributed to the output terminal 24 and the node 25, the voltages at the output terminal 24 and the node 25 rise to V1. This state is represented by (C1 + C2) × V1 = C1 × V0, where C2 is the capacitance of the first capacitor 14.

次に、クロック信号入力端子２３のクロック信号ＣＬＫがＶ０から０Ｖに立ち下がった時、ノード２５には新たに−(Ｃ１×Ｖ０)なる電荷量が発生する。この時、反転クロック信号入力端子２６はＶ０であるので、Ｎ型ＭＯＳトランジスタ４１がＯＮ、Ｐ型ＭＯＳトランジスタ４２はＯＦＦの状態である。さらに、クロック信号ＣＬＫの波高値Ｖ０のほうが、ノード２５の電位Ｖ１よりも大きいので、ノード２５の電位はこの時点で(Ｖ０―Ｖ１)だけマイナス側に変化しているが、入力端子２１から電荷を補うことでノード２５の電位はグランドレベル０Ｖに戻る。 Next, when the clock signal CLK at the clock signal input terminal 23 falls from V0 to 0V, a charge amount of − (C1 × V0) is newly generated at the node 25. At this time, since the inverted clock signal input terminal 26 is V0, the N-type MOS transistor 41 is ON and the P-type MOS transistor 42 is OFF. Further, since the peak value V0 of the clock signal CLK is larger than the potential V1 of the node 25, the potential of the node 25 is changed to the minus side by (V0−V1) at this time point. , The potential of the node 25 returns to the ground level 0V.

クロック信号入力端子２３に２回目のクロック信号ＣＬＫが入った時の動作も、上記１回目とほぼ同じであるが、出力端子２４の電位は抵抗１５によりＧＮＤに放電された電荷分ΔＶだけ降下しているので、 (Ｃ１＋Ｃ２)×Ｖ２＝Ｃ１×Ｖ０＋Ｃ２×(Ｖ１−ΔＶ)で表され、出力端子２４及びノード２５の電位はＶ２となる。さらに、クロック信号ＣＬＫが入力されることにより、出力端子２４の電位は、やがてクロック信号ＣＬＫの波高値Ｖ０となり、クロック検出状態となる。 The operation when the clock signal CLK is input to the clock signal input terminal 23 for the second time is also substantially the same as the first time, but the potential of the output terminal 24 drops by the amount of charge ΔV discharged to GND by the resistor 15. Therefore, (C1 + C2) × V2 = C1 × V0 + C2 × (V1−ΔV), and the potentials of the output terminal 24 and the node 25 are V2. Further, when the clock signal CLK is input, the potential of the output terminal 24 eventually becomes the peak value V0 of the clock signal CLK, and the clock detection state is entered.

一方、クロックが入力されないスタンバイ・モードでは、第１の容量１４に蓄えられた電荷は抵抗１５を介してＧＮＤに放電され、出力端子２４の電位はグランドレベルとなり、クロック非検出状態になる。 On the other hand, in the standby mode in which no clock is input, the electric charge stored in the first capacitor 14 is discharged to GND through the resistor 15, and the potential of the output terminal 24 becomes the ground level, and the clock is not detected.

また、クロック信号ＣＬＫが中間電位レベルにて緩やかに変化しているような状態においても、第１の実施例と同様に出力端子２４の電位はほぼグランドレベルで安定し、クロックの誤検出を防止することが出来る。 Even in the state where the clock signal CLK is gradually changing at the intermediate potential level, the potential of the output terminal 24 is almost stabilized at the ground level as in the first embodiment, and erroneous detection of the clock is prevented. I can do it.

さらに、前記第１の実施例と同様にあるカットオフ周波数よりも高い周波数のクロック信号ＣＬＫだけを検出するフィルタ機能を有する。つまり、どこまで低い周波数のクロックを検出するかを、設計定数最適化によって、非常に低い周波数帯域も含めて任意に設定することができる。 Further, similarly to the first embodiment, it has a filter function for detecting only a clock signal CLK having a frequency higher than a cutoff frequency. In other words, how far a low frequency clock is detected can be arbitrarily set by including optimization of design constants, including a very low frequency band.

さらに、入力端子２１はＧＮＤの電位と等しいので、スタンバイモードで電力を消費しないという特徴を持つ。 Further, since the input terminal 21 is equal to the GND potential, the power consumption is not consumed in the standby mode.

最後に、実施例１では、出力信号Ｔ２４がクロック検出レベルまで到達しても、ダイオード１２の動作時に発生する順電圧に伴い、出力信号Ｔ２４の電圧はその順電圧分だけ低下してしまう。より低電圧時で動作させたい時など、この現象が無視できない場合については、特にこの実施例３が有効である。整流素子として電界効果トランジスタを用いクロックの波高値と同じゲート電圧で電界効果トランジスタを制御することにより、ダイオードの順電圧に伴う出力端子の電圧低下を招くことがないので、実施例１で述べたクロック検出回路よりもダイオードの順電圧分だけ低電圧化できる。 Finally, in the first embodiment, even if the output signal T24 reaches the clock detection level, the voltage of the output signal T24 decreases by the forward voltage along with the forward voltage generated when the diode 12 operates. Example 3 is particularly effective when this phenomenon cannot be ignored, for example, when it is desired to operate at a lower voltage. Since a field effect transistor is used as a rectifying element and the field effect transistor is controlled with the same gate voltage as the peak value of the clock, the voltage drop of the output terminal due to the forward voltage of the diode is not caused. The voltage can be lowered by the forward voltage of the diode than the clock detection circuit.

なお、実施例３ではＮ型ＭＯＳトランジスタ４１とＰ型ＭＯＳトランジスタ４２を用いて説明したが、Ｎ型ＭＯＳトランジスタ４１をＰ型ＭＯＳトランジスタとし、Ｐ型ＭＯＳトランジスタ４２をＮ型ＭＯＳトランジスタとし、各電界効果トランジスタのドレインをノード２５に接続する構成とし、クロック入力信号ＣＬＫや反転クロック入力信号ＣＬＫＢの電位関係をグランドレベルに対して反転させれば、負の出力信号Ｔ２４を得ることもできる。 Although the third embodiment has been described using the N-type MOS transistor 41 and the P-type MOS transistor 42, the N-type MOS transistor 41 is a P-type MOS transistor, the P-type MOS transistor 42 is an N-type MOS transistor, and each electric field is If the drain of the effect transistor is connected to the node 25 and the potential relationship of the clock input signal CLK and the inverted clock input signal CLKB is inverted with respect to the ground level, a negative output signal T24 can be obtained.

この構成の場合の動作について図７を用いて説明する。初めに、クロック信号入力端子２３のクロック信号ＣＬＫがＬレベルの時（０Ｖからある値−Ｖ０に立ち下がった時）、Ｐ型ＭＯＳトランジスタ４２がＯＦＦし、Ｎ型ＭＯＳトランジスタ４１がＯＮするような反転クロック信号ＣＬＫＢを反転クロック信号入力端子２６に入力する。一方、クロック信号入力端子２３のクロック信号ＣＬＫがＨレベルの時（−Ｖ０から０Ｖに立ち上がった時）、Ｐ型ＭＯＳトランジスタ４２がＯＮし、Ｎ型ＭＯＳトランジスタ４１がＯＦＦするような反転クロック信号ＣＬＫＢを反転クロック信号入力端子２６に入力するような構成とする。ここで、反転クロック信号は、Ｈレベルがグランドレベルであり、Ｌレベルは、Ｎ型ＭＯＳトランジスタ４１がＯＦＦできるように、クロック信号の波高値以上の電位差を持つ（−Ｖ０よりもさらにマイナス側の値）ことが必要である。前記構成により、出力端子２４から入力端子２１に電荷が転送され、クロック検出状態となる。 The operation in this configuration will be described with reference to FIG. First, when the clock signal CLK at the clock signal input terminal 23 is at L level (when it falls from 0V to a certain value −V0), the P-type MOS transistor 42 is turned off and the N-type MOS transistor 41 is turned on. The inverted clock signal CLKB is input to the inverted clock signal input terminal 26. On the other hand, when the clock signal CLK at the clock signal input terminal 23 is at the H level (when rising from −V0 to 0V), the inverted clock signal CLKB that turns on the P-type MOS transistor 42 and turns off the N-type MOS transistor 41. Is input to the inverted clock signal input terminal 26. Here, the H level of the inverted clock signal is the ground level, and the L level has a potential difference equal to or higher than the peak value of the clock signal so that the N-type MOS transistor 41 can be turned off (more negative than −V0). Value). With the above-described configuration, charge is transferred from the output terminal 24 to the input terminal 21, and a clock detection state is established.

また、クロックが入力されないスタンバイ状態時において電力を消費しない。さらに、入力されるクロック信号ＣＬＫは、任意の電位レベルのものでよく、クロック検出回路の用途が限定されにくい。 Further, power is not consumed in a standby state where no clock is input. Furthermore, the input clock signal CLK may have an arbitrary potential level, and the use of the clock detection circuit is not easily limited.

また、電源投入時等の過渡的な不安定状態時における中間電位の信号が入力された場合においても誤動作を防止できる。さらに、低電圧でもクロック検出動作が行える。そして、設計定数を最適化することにより、クロックの周期が長いクロック信号ＣＬＫの場合においても誤動作せず、あるカットオフ周波数よりも高い周波数のクロック信号ＣＬＫだけを検出するフィルタ機能を有している。なお、本発明の構成で異なるカットオフ周波数を持つ２つのクロック検出回路を用いれば、高いカットオフ周波数の方の検出信号を反転した上で２つの検出信号の論理和をとることで、任意周波数帯域のクロック信号ＣＬＫを検出することができる。 Further, malfunction can be prevented even when an intermediate potential signal is input during a transient unstable state such as when the power is turned on. Furthermore, the clock detection operation can be performed even at a low voltage. And, by optimizing the design constant, it has a filter function for detecting only the clock signal CLK having a frequency higher than a certain cutoff frequency without malfunction even in the case of the clock signal CLK having a long clock cycle. . If two clock detection circuits having different cut-off frequencies are used in the configuration of the present invention, an arbitrary frequency can be obtained by inverting the detection signal having the higher cut-off frequency and taking the logical sum of the two detection signals. The band clock signal CLK can be detected.

本発明のクロック検出回路の第１の実施例の回路図である。1 is a circuit diagram of a first embodiment of a clock detection circuit of the present invention. 本発明のクロック検出回路の第１の実施例の回路図である。1 is a circuit diagram of a first embodiment of a clock detection circuit of the present invention. 本発明のクロック検出回路の第１の実施例における動作を示したタイミング図である。FIG. 3 is a timing chart showing an operation in the first embodiment of the clock detection circuit of the present invention. 本発明のクロック検出回路の第２の実施例の回路図である。FIG. 6 is a circuit diagram of a second embodiment of the clock detection circuit of the present invention. 本発明のクロック検出回路の第２の実施例の回路図である。FIG. 6 is a circuit diagram of a second embodiment of the clock detection circuit of the present invention. 本発明のクロック検出回路の第３の実施例の回路図である。FIG. 6 is a circuit diagram of a third embodiment of the clock detection circuit of the present invention. 本発明のクロック検出回路の第３の実施例の回路図である。FIG. 6 is a circuit diagram of a third embodiment of the clock detection circuit of the present invention. 本発明のクロック検出回路の第３の実施例における動作を示したタイミング図である。FIG. 6 is a timing diagram showing an operation in the third embodiment of the clock detection circuit of the present invention. 従来のクロック検出回路の回路図である。It is a circuit diagram of a conventional clock detection circuit. 従来のクロック検出回路の動作を示したタイミング図である。FIG. 10 is a timing diagram showing the operation of a conventional clock detection circuit.

符号の説明Explanation of symbols

２１入力端子
２３、３７クロック信号入力端子
２４、３８出力端子
２５ (整流素子間の)ノード
２６反転クロック信号入力端子 21 Input terminal 23, 37 Clock signal input terminal 24, 38 Output terminal 25 (between rectifying elements) Node 26 Inverted clock signal input terminal

Claims

出力端子とＧＮＤの間に並列に接続した第一の容量と抵抗で、クロック信号入力端子に入力されるクロックを検出するクロック検出回路において、
任意の電位を接続する入力端子と、
前記入力端子と前記出力端子の間に第一の整流素子と第二の整流素子を直列に接続し、
前記第一の整流素子と前記第二の整流素子の接続点と前記クロック信号入力端子の間に第二の容量を設けたことを特徴とするクロック検出回路。 In a clock detection circuit for detecting a clock input to a clock signal input terminal with a first capacitor and a resistor connected in parallel between the output terminal and GND,
An input terminal for connecting an arbitrary potential;
A first rectifying element and a second rectifying element are connected in series between the input terminal and the output terminal,
A clock detection circuit, wherein a second capacitor is provided between a connection point between the first rectifier element and the second rectifier element and the clock signal input terminal.

前記第一の整流素子と前記第二の整流素子が、ダイオードである請求項１に記載のクロック検出回路。 The clock detection circuit according to claim 1, wherein the first rectifying element and the second rectifying element are diodes.

前記第一の整流素子と前記第二の整流素子が、ＭＯＳトランジスタである請求項１に記載のクロック検出回路。 The clock detection circuit according to claim 1, wherein the first rectifying element and the second rectifying element are MOS transistors.

前記入力端子が接地されている請求項1から３のいずれかに記載のクロック検出回路。 4. The clock detection circuit according to claim 1, wherein the input terminal is grounded.

出力端子とＧＮＤの間に並列に接続した第一の容量と抵抗で、クロック信号入力端子に入力されるクロックを検出するクロック検出回路において、
接地された入力端子と、
前記入力端子にソースを接続したＮ型ＭＯＳトランジスタと、
前記出力端子にソースを接続したＰ型ＭＯＳトランジスタと、
前記Ｎ型ＭＯＳトランジスタのドレインと前記Ｐ型ＭＯＳトランジスタのドレインの接続点と前記クロック信号入力端子の間に第二の容量を設け、
前記Ｎ型ＭＯＳトランジスタのゲートと前記Ｐ型ＭＯＳトランジスタのゲートに前記クロック信号入力端子に入力されるクロックを反転したクロックを入力したことを特徴とするクロック検出回路。 In a clock detection circuit for detecting a clock input to a clock signal input terminal with a first capacitor and a resistor connected in parallel between the output terminal and GND,
A grounded input terminal,
An N-type MOS transistor having a source connected to the input terminal;
A P-type MOS transistor having a source connected to the output terminal;
A second capacitor is provided between a connection point between the drain of the N-type MOS transistor and the drain of the P-type MOS transistor and the clock signal input terminal;
A clock detection circuit, wherein a clock obtained by inverting a clock input to the clock signal input terminal is input to the gate of the N-type MOS transistor and the gate of the P-type MOS transistor.

出力端子とＧＮＤの間に並列に接続した第一の容量と抵抗で、クロック信号入力端子に入力されるクロックを検出するクロック検出回路において、
接地された入力端子と、
前記入力端子にソースを接続したＰ型ＭＯＳトランジスタと、
前記出力端子にソースを接続したＮ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのドレインと前記Ｎ型ＭＯＳトランジスタのドレインの接続点と前記クロック信号入力端子の間に第二の容量を設け、
前記Ｎ型ＭＯＳトランジスタのゲートと前記Ｐ型ＭＯＳトランジスタのゲートに前記クロック信号入力端子に入力されるクロックを反転したクロックを入力したことを特徴とするクロック検出回路。 In a clock detection circuit for detecting a clock input to a clock signal input terminal with a first capacitor and a resistor connected in parallel between the output terminal and GND,
A grounded input terminal,
A P-type MOS transistor having a source connected to the input terminal;
An N-type MOS transistor having a source connected to the output terminal;
A second capacitor is provided between a connection point between the drain of the P-type MOS transistor and the drain of the N-type MOS transistor and the clock signal input terminal;
A clock detection circuit, wherein a clock obtained by inverting a clock input to the clock signal input terminal is input to the gate of the N-type MOS transistor and the gate of the P-type MOS transistor.