JPH02104152A - データ信号受信装置 - Google Patents
データ信号受信装置Info
- Publication number
- JPH02104152A JPH02104152A JP63257547A JP25754788A JPH02104152A JP H02104152 A JPH02104152 A JP H02104152A JP 63257547 A JP63257547 A JP 63257547A JP 25754788 A JP25754788 A JP 25754788A JP H02104152 A JPH02104152 A JP H02104152A
- Authority
- JP
- Japan
- Prior art keywords
- fifo memory
- pattern
- data
- memory element
- packet data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データ信号受信装置、特にディジタルデータ
の受信バッファメモリ回路に関するものである。。
の受信バッファメモリ回路に関するものである。。
従来の技術
パケットデータ形式で伝送されてくるデータの受信バッ
ファメモリ装置の従来例を第3図に示す。
ファメモリ装置の従来例を第3図に示す。
同図において、1はパケットデータ入力端子、2はクロ
ック信号入力端子、3はオープン信号入力端子、4はア
ンドゲート、5はFIFOメモリ素子、eはD−FF、
7はインバータ、8は1クロックデイレイ回路、9は読
出しクロック発生回路、10はパケットデータ出力端子
、11はクロック信号出力端子である。
ック信号入力端子、3はオープン信号入力端子、4はア
ンドゲート、5はFIFOメモリ素子、eはD−FF、
7はインバータ、8は1クロックデイレイ回路、9は読
出しクロック発生回路、10はパケットデータ出力端子
、11はクロック信号出力端子である。
第4図は、第3図の回路例における動作タイミング図を
示している。
示している。
(a)はパケットデータ入力端子1に、(b)はクロッ
ク信号入力端子2に、(C)はオープン信号入力端子3
に、それぞれ供給される信号である。FIFOメモリ素
子6には、オープン信号(c)でゲートされたクロック
信号(d)が書込みクロック入力端子に加えられ、8個
(Nは整数)のデータがデータ入力端子を介して取シ込
まれる。一方、オープン信号(C)の終端(信号の立ち
下がυ)によシ、読出しクロック発生回路8が動作可能
になり、FIFOメモリ素子6に読出しクロック信号(
e)を加える。(f)は、読出しクロック信号(e)に
よシ続出されるデータである。(CI)はD−FFe出
力で、%クロック遅れた整形データでパケットデータ出
力端子10に出力される。(h)は1クロックデイレイ
回路8により読出しクロック信号(e)が1クロツク遅
延したクロック信号でクロック信号出力端子11に出力
される。読出しクロック発生回路8はN個のクロック信
号<8)を発生させると動作を停止し、次ぎのオープン
信号(C)の終端を検出すると、上記の動作を繰り返す
。
ク信号入力端子2に、(C)はオープン信号入力端子3
に、それぞれ供給される信号である。FIFOメモリ素
子6には、オープン信号(c)でゲートされたクロック
信号(d)が書込みクロック入力端子に加えられ、8個
(Nは整数)のデータがデータ入力端子を介して取シ込
まれる。一方、オープン信号(C)の終端(信号の立ち
下がυ)によシ、読出しクロック発生回路8が動作可能
になり、FIFOメモリ素子6に読出しクロック信号(
e)を加える。(f)は、読出しクロック信号(e)に
よシ続出されるデータである。(CI)はD−FFe出
力で、%クロック遅れた整形データでパケットデータ出
力端子10に出力される。(h)は1クロックデイレイ
回路8により読出しクロック信号(e)が1クロツク遅
延したクロック信号でクロック信号出力端子11に出力
される。読出しクロック発生回路8はN個のクロック信
号<8)を発生させると動作を停止し、次ぎのオープン
信号(C)の終端を検出すると、上記の動作を繰り返す
。
発明が解決しようとする課題
従来例では、FIFOメモリ素子に対する書込み動作が
正常であっても、読出し動作に異常が発生した際、例え
ば、雑音などN−1個のクロック信号がF I FOメ
モリ素子に供給されなかった場合、最後のデータが次回
の読出した最初のデータとなり、それ以降下しいパケッ
トデータとして、処理ができなくなるという問題点があ
る。
正常であっても、読出し動作に異常が発生した際、例え
ば、雑音などN−1個のクロック信号がF I FOメ
モリ素子に供給されなかった場合、最後のデータが次回
の読出した最初のデータとなり、それ以降下しいパケッ
トデータとして、処理ができなくなるという問題点があ
る。
課題を解決するための手段
本発明は上記のような問題点を解決するためになされた
もので、パケットデータを受信する第1のFIFOメモ
リ素子と、パケットデータの有効期間を示すオープン信
号によって動作が可能となり、予め設定したパターン信
号を発生するパターン信号発生回路と、このパターン信
号発生回路出力を記憶する第2のFIFOメモリ素子と
、第2のFIFOメモリ素子から読出したデータと予め
設定したパターンを比較するパターン検出回路とリセッ
ト回路から構成される。
もので、パケットデータを受信する第1のFIFOメモ
リ素子と、パケットデータの有効期間を示すオープン信
号によって動作が可能となり、予め設定したパターン信
号を発生するパターン信号発生回路と、このパターン信
号発生回路出力を記憶する第2のFIFOメモリ素子と
、第2のFIFOメモリ素子から読出したデータと予め
設定したパターンを比較するパターン検出回路とリセッ
ト回路から構成される。
作 用
パケットデータの有効期間にのみ予め設定したパターン
が発生し、このパターンを第2のFIFOメモリ素子に
書き込み、読出したデータが予め設定したパターンと一
致するか否かチエツクする。
が発生し、このパターンを第2のFIFOメモリ素子に
書き込み、読出したデータが予め設定したパターンと一
致するか否かチエツクする。
読出したデータが予め設定したパターンと一致しなけれ
ば、第1のFIFOメモリ素子と第2のFIFOメモリ
素子をリセットする。一致すれば、第1のFIFOメモ
リ素子と第2のFIFOメモリ素子をリセットしない。
ば、第1のFIFOメモリ素子と第2のFIFOメモリ
素子をリセットする。一致すれば、第1のFIFOメモ
リ素子と第2のFIFOメモリ素子をリセットしない。
実施例
本発明の一実施例を第1図に示す。第2図は、第1図に
おける回路動作タイミング図である。第1図において、
1〜11は第3図の従来例と同一であるため、説明を省
略する。12はパターン信号発生回路で、オープン信号
入力端子3から供給されるオープン信号□□□)で動作
可能となり、アンドゲート4から出力されるクロック信
号に同期したパターン信号(i)を発生する。今の場合
、最初の1データがL”レベルで、以降1H”レベルで
ある。このパターン信号発生回路12の出力は第2のF
IFOメモリ素子13のデータ入力端子に加えられる。
おける回路動作タイミング図である。第1図において、
1〜11は第3図の従来例と同一であるため、説明を省
略する。12はパターン信号発生回路で、オープン信号
入力端子3から供給されるオープン信号□□□)で動作
可能となり、アンドゲート4から出力されるクロック信
号に同期したパターン信号(i)を発生する。今の場合
、最初の1データがL”レベルで、以降1H”レベルで
ある。このパターン信号発生回路12の出力は第2のF
IFOメモリ素子13のデータ入力端子に加えられる。
また第2のFIFOメモリ素子13の書込みクロック入
力端子には、第1のFIFOメモリ素子5の書き込みク
ロック入力端子と同じ信号、即ち、アンドゲート4の出
力信号(j)が与えられる。14は第2のD−FF11
5は第2のインパークで、16は第2の1クロックデイ
レイ回路で、第1のD−FFe、第1のインバータ7、
第1の1クロックデイレイ回路8と同様の動作をする。
力端子には、第1のFIFOメモリ素子5の書き込みク
ロック入力端子と同じ信号、即ち、アンドゲート4の出
力信号(j)が与えられる。14は第2のD−FF11
5は第2のインパークで、16は第2の1クロックデイ
レイ回路で、第1のD−FFe、第1のインバータ7、
第1の1クロックデイレイ回路8と同様の動作をする。
また、読出された第2のFIFOメモリ素子13のテ゛
−夕は、第2のD−FF14の出力6=#、 (n)を
介してパターン検出回路17の一方の入力に加えられる
。さらに、このパターン検出回路17の他方の入力には
第2の1クロックデイレイ回路16の出力(1)が加え
られ予め設定したパターンに一致するか否かチエツクす
る。第2図(ホ)のように、−致していればリセット回
路18を駆動しないが、第2図(n)のように、一致し
ていなければ、リセット回路18を駆動する信号を出力
し、リセット回路18から第1のFIFOメモリ素子5
と第2のFIFOメモリ素子13にリセット信号を出力
する。
−夕は、第2のD−FF14の出力6=#、 (n)を
介してパターン検出回路17の一方の入力に加えられる
。さらに、このパターン検出回路17の他方の入力には
第2の1クロックデイレイ回路16の出力(1)が加え
られ予め設定したパターンに一致するか否かチエツクす
る。第2図(ホ)のように、−致していればリセット回
路18を駆動しないが、第2図(n)のように、一致し
ていなければ、リセット回路18を駆動する信号を出力
し、リセット回路18から第1のFIFOメモリ素子5
と第2のFIFOメモリ素子13にリセット信号を出力
する。
発明の効果
本発明によれば、FIFOメモリ素子にパケットデータ
とこのパケットデータに同期したパターンデータを書き
込んでいるので、FIFOメモリ素子から読み出す際、
パターンデータのパターンチエツクし、パターンが一致
していなければ、F I FOメモリ素子をリセットす
るので、パケットデータの読み出しのずれを防ぐ事がで
き、その効果は著しい。
とこのパケットデータに同期したパターンデータを書き
込んでいるので、FIFOメモリ素子から読み出す際、
パターンデータのパターンチエツクし、パターンが一致
していなければ、F I FOメモリ素子をリセットす
るので、パケットデータの読み出しのずれを防ぐ事がで
き、その効果は著しい。
第1図は本発明の一実施例を示す回路構成図、第2図は
同実施例における動作タイミング図、第3図は従来例を
示す回路構成図、第4図はその動作タイミング図である
。 1・・・・・・パケットデータ入力端子、2・・・・・
・クロック信号入力端子、3・・・・・・オープン信号
入力端子、6・・・・・・第1のFIFOメモリ素子、
9・・・・・・読出しクロック発生回路、1o・・・・
・・パケットデータ出力端子、11・・・・・・クロッ
ク信号出力端子、12・・・・・・パターン信号発生回
路、13・・・・・・第2のFIFOメモリ素子、1了
・・・・・・パターン検出回路、18・・・・・・リセ
ット回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか1名第
1 図 ヘ ・S ・ヨ i ミ 邑 三第3図
同実施例における動作タイミング図、第3図は従来例を
示す回路構成図、第4図はその動作タイミング図である
。 1・・・・・・パケットデータ入力端子、2・・・・・
・クロック信号入力端子、3・・・・・・オープン信号
入力端子、6・・・・・・第1のFIFOメモリ素子、
9・・・・・・読出しクロック発生回路、1o・・・・
・・パケットデータ出力端子、11・・・・・・クロッ
ク信号出力端子、12・・・・・・パターン信号発生回
路、13・・・・・・第2のFIFOメモリ素子、1了
・・・・・・パターン検出回路、18・・・・・・リセ
ット回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか1名第
1 図 ヘ ・S ・ヨ i ミ 邑 三第3図
Claims (1)
- 伝送されてくるパケットデータが、このパケットデータ
に同期したクロック信号と前記パケットデータの有効期
間を示すゲート信号によって書き込みが制御される第1
のFIFOメモリ素子と、前記ゲート信号の有効期間に
動作可能で予め設定したパターン信号を発生するパター
ン信号発生回路と、前記パターン信号発生回路の出力が
書き込まれる第2のFIFOメモリ素子を具備し、前記
第2のFIFOメモリ素子から読み出したデータが前記
パターン信号発生回路の出力と一致しなければ、第1の
FIFOのメモリ素子と第2のFIFOメモリ素子をリ
セットすることを特徴とするデータ信号受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63257547A JPH02104152A (ja) | 1988-10-13 | 1988-10-13 | データ信号受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63257547A JPH02104152A (ja) | 1988-10-13 | 1988-10-13 | データ信号受信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02104152A true JPH02104152A (ja) | 1990-04-17 |
Family
ID=17307802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63257547A Pending JPH02104152A (ja) | 1988-10-13 | 1988-10-13 | データ信号受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02104152A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6055248A (en) * | 1996-10-29 | 2000-04-25 | Nec Corporation | Transmission frame format converter circuit |
-
1988
- 1988-10-13 JP JP63257547A patent/JPH02104152A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6055248A (en) * | 1996-10-29 | 2000-04-25 | Nec Corporation | Transmission frame format converter circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6260152B1 (en) | Method and apparatus for synchronizing data transfers in a logic circuit having plural clock domains | |
JP2909740B2 (ja) | 位相整合回路 | |
JPH02104152A (ja) | データ信号受信装置 | |
JP2950012B2 (ja) | マイクロコンピュータ | |
US5974102A (en) | Synchronizing circuit | |
JPS6316711A (ja) | タイミング装置 | |
JPH05276022A (ja) | トリガ信号発生回路 | |
JPS605653A (ja) | キヤラクタ再生回路 | |
JP2924100B2 (ja) | 状態遷移回路 | |
JP2638337B2 (ja) | エラーカウンタ回路 | |
KR0134711B1 (ko) | 피포(fifo) 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로 | |
JP2667671B2 (ja) | データ出力装置 | |
JP3246096B2 (ja) | ディジタル機器の自己診断装置 | |
JPH02141046A (ja) | データ信号受信装置 | |
JP3088144B2 (ja) | Fifoリセット回路 | |
KR900009356Y1 (ko) | 테이프 레코오더의 재생시 지터 흡수회로 | |
JPH0546105Y2 (ja) | ||
JP2708061B2 (ja) | 同期回路装置 | |
KR0183777B1 (ko) | 칼라벌스트 위상틀어짐 검출장치 | |
JPH01202021A (ja) | 書き込みタイミング信号発生回路 | |
JPH03120961A (ja) | ディジタル映像信号処理装置 | |
JPH06268492A (ja) | クロック切り換え回路 | |
JPH0119670B2 (ja) | ||
JPH02206085A (ja) | データ設定回路 | |
JPH05243916A (ja) | 論理反転エラー防止機能付フリップフロップ回路 |