JPH0546105Y2 - - Google Patents
Info
- Publication number
- JPH0546105Y2 JPH0546105Y2 JP1987073165U JP7316587U JPH0546105Y2 JP H0546105 Y2 JPH0546105 Y2 JP H0546105Y2 JP 1987073165 U JP1987073165 U JP 1987073165U JP 7316587 U JP7316587 U JP 7316587U JP H0546105 Y2 JPH0546105 Y2 JP H0546105Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- shift register
- output
- clock
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007257 malfunction Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、オーデイオ分野、あるいは、情報処
理分野に於いて、システムコントローラと各種周
辺ICとの間で行われるデータ転送のためのデー
タ受信回路に関する。
理分野に於いて、システムコントローラと各種周
辺ICとの間で行われるデータ転送のためのデー
タ受信回路に関する。
(ロ) 従来の技術
一般に、システムコントローラとしてマイクロ
コンピユータを使用し、PLL用IC、表示用IC、
グラフイツクイコライザ用IC、あるいは、電子
ボリウム用IC等の各種周辺ICとの間でデータの
転送を行う場合には、配線の本数を減少する目的
で、シリアルデータ転送方式が使用される。周辺
ICが複数ある場合、シリアルデータを送る相手
を指定する必要があり、そのために、データを送
る前に周辺ICを指定するアドレスコードを送出
している。
コンピユータを使用し、PLL用IC、表示用IC、
グラフイツクイコライザ用IC、あるいは、電子
ボリウム用IC等の各種周辺ICとの間でデータの
転送を行う場合には、配線の本数を減少する目的
で、シリアルデータ転送方式が使用される。周辺
ICが複数ある場合、シリアルデータを送る相手
を指定する必要があり、そのために、データを送
る前に周辺ICを指定するアドレスコードを送出
している。
このようなシリアルデータ転送方式では、シリ
アルデータの転送ラインやデータと同期したクロ
ツク信号のライン等にノイズが混入すると正確な
データ転送が行えず各種周辺ICが誤動作をする
危惧があつた。また、データ転送中以外にもノイ
ズが混入するとデータ転送と同じ状態になり誤つ
たデータが転送されてしまう危惧があつた。
アルデータの転送ラインやデータと同期したクロ
ツク信号のライン等にノイズが混入すると正確な
データ転送が行えず各種周辺ICが誤動作をする
危惧があつた。また、データ転送中以外にもノイ
ズが混入するとデータ転送と同じ状態になり誤つ
たデータが転送されてしまう危惧があつた。
そこで、システムコントローラ側から制御信号
とクロツク信号、更に、アドレスコード及びデー
タから成るシリアルデータを送出し、制御信号が
所定の状態、例えば“0”の状態でアドレスコー
ドとクロツク信号を送出し、この状態で第1のシ
フトレジスタにアドレスコードを取り込み、この
取り込まれたアドレスコードをデコードして指定
されるアドレスの第2のシフトレジスタに、制御
信号が“1”の状態となつたときクロツク信号を
印加し、制御信号が“1”の状態で送出されるデ
ータを取り込ませ、更に、制御信号が“1”から
“0”になつたときに第2のシフトレジスタに取
り込まれたデータをラツチ回路にラツチすること
により、ノイズによる誤動作を防止している。
とクロツク信号、更に、アドレスコード及びデー
タから成るシリアルデータを送出し、制御信号が
所定の状態、例えば“0”の状態でアドレスコー
ドとクロツク信号を送出し、この状態で第1のシ
フトレジスタにアドレスコードを取り込み、この
取り込まれたアドレスコードをデコードして指定
されるアドレスの第2のシフトレジスタに、制御
信号が“1”の状態となつたときクロツク信号を
印加し、制御信号が“1”の状態で送出されるデ
ータを取り込ませ、更に、制御信号が“1”から
“0”になつたときに第2のシフトレジスタに取
り込まれたデータをラツチ回路にラツチすること
により、ノイズによる誤動作を防止している。
尚、シリアルデータ中のアドレスコードをシフ
トレジスタに送出し、それをデコーダによつてデ
コードすることによりアドレスの判別を行う技術
は、例えば特開昭60−100248号公報に記載されて
いる。
トレジスタに送出し、それをデコーダによつてデ
コードすることによりアドレスの判別を行う技術
は、例えば特開昭60−100248号公報に記載されて
いる。
(ハ) 考案が解決しようとする問題点
しかしながら、上述のノイズ対策を設けたデー
タ転送方式でもなおノイズによつて誤動作する場
合がある。即ち、ノイズ等によつて第1のシフト
レジスタにノイズが取り込まれ、その内容が偶然
に検出すべきアドレスコードと一致した状態とな
り、更に、ノイズにより制御信号がデータ転送を
行う場合の“1”の状態となり、同時にクロツク
にノイズが混入すると、第2のシフトレジスタが
シフト動作され、ノイズの消滅によつて制御信号
が“0”となつたとき、第2のシフトレジスタの
誤つたデータがラツチ回路にラツチされてしま
い、誤動作するのである。
タ転送方式でもなおノイズによつて誤動作する場
合がある。即ち、ノイズ等によつて第1のシフト
レジスタにノイズが取り込まれ、その内容が偶然
に検出すべきアドレスコードと一致した状態とな
り、更に、ノイズにより制御信号がデータ転送を
行う場合の“1”の状態となり、同時にクロツク
にノイズが混入すると、第2のシフトレジスタが
シフト動作され、ノイズの消滅によつて制御信号
が“0”となつたとき、第2のシフトレジスタの
誤つたデータがラツチ回路にラツチされてしま
い、誤動作するのである。
(ニ) 問題点を解決するための手段
本考案は、上述した点に鑑みて創作されたもの
であり、第1のシフトレジスタに取り込まれたア
ドレスコードが所定のアドレスコードであること
をデコーダが検出し、更に、制御信号がデータ転
送時の状態になることによつて第2のシフトレジ
スタにクロツク信号を伝達するクロツク制御回路
と、クロツク制御回路からクロツク信号の出力と
同時に出力される信号により動作を開始してクロ
ツク信号を計数するカウンタと、該カウンタが所
定値以上になつたことを検出し、且つ、制御信号
が所定変化したときのみラツチ回路へラツチ信号
を印加するラツチ制御回路とを設けることによ
り、ノイズによる誤動作を防止したデータ受信回
路を提供するものである。
であり、第1のシフトレジスタに取り込まれたア
ドレスコードが所定のアドレスコードであること
をデコーダが検出し、更に、制御信号がデータ転
送時の状態になることによつて第2のシフトレジ
スタにクロツク信号を伝達するクロツク制御回路
と、クロツク制御回路からクロツク信号の出力と
同時に出力される信号により動作を開始してクロ
ツク信号を計数するカウンタと、該カウンタが所
定値以上になつたことを検出し、且つ、制御信号
が所定変化したときのみラツチ回路へラツチ信号
を印加するラツチ制御回路とを設けることによ
り、ノイズによる誤動作を防止したデータ受信回
路を提供するものである。
(ホ) 作用
上述の手段によれば、ノイズによつて第1のシ
フトレジスタにデコーダで検出されるアドレスコ
ードと同一の内容が取り込まれ、制御信号がノイ
ズによりデータ転送時の状態となり、更に、ノイ
ズがクロツク信号として第2のシフトレジスタに
印加されても、カウンタに計数されるノイズの数
は、所定値以上になることはなく、従つて、制御
信号がノイズの消滅によつて所定変化してもラツ
チ制御回路からはラツチ信号は出力されず、第2
のシフトレジスタに取り込まれた誤つたデータが
ラツチ回路にラツチされることはなく、誤動作が
防止される。
フトレジスタにデコーダで検出されるアドレスコ
ードと同一の内容が取り込まれ、制御信号がノイ
ズによりデータ転送時の状態となり、更に、ノイ
ズがクロツク信号として第2のシフトレジスタに
印加されても、カウンタに計数されるノイズの数
は、所定値以上になることはなく、従つて、制御
信号がノイズの消滅によつて所定変化してもラツ
チ制御回路からはラツチ信号は出力されず、第2
のシフトレジスタに取り込まれた誤つたデータが
ラツチ回路にラツチされることはなく、誤動作が
防止される。
(ヘ) 実施例
第1図は本考案の実施例を示すブロツク図であ
り、1は第1のシフトレジスタ、2はデコーダ、
3はクロツク制御回路、4は第2のシフトレジス
タ、5はラツチ回路、6はカウンタ、7はラツチ
制御回路である。
り、1は第1のシフトレジスタ、2はデコーダ、
3はクロツク制御回路、4は第2のシフトレジス
タ、5はラツチ回路、6はカウンタ、7はラツチ
制御回路である。
第1のシフトレジスタ1は4ビツトで構成さ
れ、データ入力端子Dには、外部端子8を介して
シリアルデータDIが印加され、クロツク入力端
子Cには、外部端子9を介してシリアルデータ
DIと同期するクロツク信号CLが印加される。第
1のシフトレジスタ1の4ビツト出力はデコーダ
2に印加され、デコーダ2は、第1のシフトレジ
スタ1に取り込まれたデータが所定のアドレスコ
ードであることを検出したとき、検出信号
DETADをクロツク制御回路3に出力する。
れ、データ入力端子Dには、外部端子8を介して
シリアルデータDIが印加され、クロツク入力端
子Cには、外部端子9を介してシリアルデータ
DIと同期するクロツク信号CLが印加される。第
1のシフトレジスタ1の4ビツト出力はデコーダ
2に印加され、デコーダ2は、第1のシフトレジ
スタ1に取り込まれたデータが所定のアドレスコ
ードであることを検出したとき、検出信号
DETADをクロツク制御回路3に出力する。
クロツク制御回路3は、外部端子10を介して
印加される制御信号CEと検出信号DETADに基
いて、クロツクCLの出力を制御するものであり、
検出信号DETADがデータ入力Dに印加されるD
−FF11と、制御信号CEを遅延してD−FF1
1のクロツク入力Cに印加する遅延回路12と、
制御信号CEの立ち上がりと遅延信号ADCLの立
ち下がりを検出し、その間D−FF11のリセツ
トを解除するNORゲート13と、D−FF11の
出力AD及びクロツク信号CLが印加されたAND
ゲート14から構成され、ANDゲート14の出
力が第2のシフトレジスタ4のクロツク信号
SFCKとして印加される。
印加される制御信号CEと検出信号DETADに基
いて、クロツクCLの出力を制御するものであり、
検出信号DETADがデータ入力Dに印加されるD
−FF11と、制御信号CEを遅延してD−FF1
1のクロツク入力Cに印加する遅延回路12と、
制御信号CEの立ち上がりと遅延信号ADCLの立
ち下がりを検出し、その間D−FF11のリセツ
トを解除するNORゲート13と、D−FF11の
出力AD及びクロツク信号CLが印加されたAND
ゲート14から構成され、ANDゲート14の出
力が第2のシフトレジスタ4のクロツク信号
SFCKとして印加される。
第2のシフトレジスタ4は、16ビツトから構成
され、アドレスコードの次にシリアルに印加され
るデータをクロツク信号SFCKにより取り込む。
また、第2のシフトレジスタ4の16ビツト出力
は、ラツチ回路5に印加される。他の実施例とし
ては、16ビツトの出力のうち数ビツトに制御デー
タが含まれる場合には、その数ビツトをデコーダ
(図示せず)を介してラツチ回路5に印加するよ
うにしてもよい。
され、アドレスコードの次にシリアルに印加され
るデータをクロツク信号SFCKにより取り込む。
また、第2のシフトレジスタ4の16ビツト出力
は、ラツチ回路5に印加される。他の実施例とし
ては、16ビツトの出力のうち数ビツトに制御デー
タが含まれる場合には、その数ビツトをデコーダ
(図示せず)を介してラツチ回路5に印加するよ
うにしてもよい。
カウンタ6は、16進カウンタで構成され、計数
入力Tには外部端子9に印加されるクロツク信号
CLが印加され、リセツト入力Rにはクロツク制
御回路3のD−FF11の出力信号ADが印加され
る。ラツチ制御回路7は、ANDゲート15とR
−SFF16及び制御信号CEの立ち下がりを検出
するインバータ17及びANDゲート18から成
り、R−SFF16のセツト入力Sにはカウンタ6
が15計数したとき“1”となる出力Q5が印加さ
れ、リセツト入力RにはNORゲート13の出力
信号ADRSTが印加される。R−SFF16の出力
信号WSETとANDゲート18の出力信号WA、
及び、D−FF11の出力信号ADは、ANDゲー
ト15の入力に印加され、ANDゲート15の出
力がラツチ信号WEとしてラツチ回路5に印加さ
れる。
入力Tには外部端子9に印加されるクロツク信号
CLが印加され、リセツト入力Rにはクロツク制
御回路3のD−FF11の出力信号ADが印加され
る。ラツチ制御回路7は、ANDゲート15とR
−SFF16及び制御信号CEの立ち下がりを検出
するインバータ17及びANDゲート18から成
り、R−SFF16のセツト入力Sにはカウンタ6
が15計数したとき“1”となる出力Q5が印加さ
れ、リセツト入力RにはNORゲート13の出力
信号ADRSTが印加される。R−SFF16の出力
信号WSETとANDゲート18の出力信号WA、
及び、D−FF11の出力信号ADは、ANDゲー
ト15の入力に印加され、ANDゲート15の出
力がラツチ信号WEとしてラツチ回路5に印加さ
れる。
次に、第2図のタイミング図を参照して正常な
動作について説明する。
動作について説明する。
制御信号CEを“0”としてアドレスコード
(4ビツト)と4個のクロツク信号CLを印加する
と、第1のシフトレジスタ1はクロツク信号CL
によりアドレスコードを取り込む。デコーダ2が
例えばアドレスコード“0100”を検出するもので
あるとき、第1のシフトレジスタ1に取り込まれ
たアドレスコードが“0100”であると、出力信号
DETADが“1”となる。アドレスコードの転送
終了後、制御信号CEを“1”としてデコーダ及
びクロツク信号CLを印加する。制御信号CEが
“1”となるとNORゲート13の出力信号
ADRSTは“1”から“0”になり、D−FF1
1のリセツトが解除され、その後、遅延回路12
の出力信号ADCLが所定期間遅れて“1”とな
る。この出力信号ADCLの立ち上がりによりD−
FF11はデコーダ2の出力信号DETAD“1”を
取り込み出力信号ADを“1”とする。
(4ビツト)と4個のクロツク信号CLを印加する
と、第1のシフトレジスタ1はクロツク信号CL
によりアドレスコードを取り込む。デコーダ2が
例えばアドレスコード“0100”を検出するもので
あるとき、第1のシフトレジスタ1に取り込まれ
たアドレスコードが“0100”であると、出力信号
DETADが“1”となる。アドレスコードの転送
終了後、制御信号CEを“1”としてデコーダ及
びクロツク信号CLを印加する。制御信号CEが
“1”となるとNORゲート13の出力信号
ADRSTは“1”から“0”になり、D−FF1
1のリセツトが解除され、その後、遅延回路12
の出力信号ADCLが所定期間遅れて“1”とな
る。この出力信号ADCLの立ち上がりによりD−
FF11はデコーダ2の出力信号DETAD“1”を
取り込み出力信号ADを“1”とする。
出力信号AD“1”によりANDゲート14はク
ロツク信号CLをクロツク信号SFCLとして第2
のシフトレジスタ4に印加し、また、出力信号
AD“1”によりカウンタ6のリセツトが解除さ
れる。従つて、カウンタ6はクロツク信号CLを
順次計数し、また、第2のシフトレジスタ4は、
16ビツトのデータを順次取り込む。
ロツク信号CLをクロツク信号SFCLとして第2
のシフトレジスタ4に印加し、また、出力信号
AD“1”によりカウンタ6のリセツトが解除さ
れる。従つて、カウンタ6はクロツク信号CLを
順次計数し、また、第2のシフトレジスタ4は、
16ビツトのデータを順次取り込む。
このとき、15個目のクロツク信号CLがカウン
タ6に計数されると出力Q5は“1”となり、R
−SFF16をセツト状態にする。更に、16個のデ
ータの転送が終了し制御信号CEが“0”になる
と、ANDゲート18の出力信号WAは略遅延回
路12の遅延量だけ“1”のパルスとなる。この
出力信号WAのパルスはANDゲート15を介し
てラツチ信号WEとしてラツチ回路5に出力され
る。これにより、ラツチ回路5は第2のシフトレ
ジスタ4に取り込まれた16ビツトデータをラツチ
する。
タ6に計数されると出力Q5は“1”となり、R
−SFF16をセツト状態にする。更に、16個のデ
ータの転送が終了し制御信号CEが“0”になる
と、ANDゲート18の出力信号WAは略遅延回
路12の遅延量だけ“1”のパルスとなる。この
出力信号WAのパルスはANDゲート15を介し
てラツチ信号WEとしてラツチ回路5に出力され
る。これにより、ラツチ回路5は第2のシフトレ
ジスタ4に取り込まれた16ビツトデータをラツチ
する。
制御信号CE“0”により遅延回路12の出力信
号ADCLが“0”になると、NORゲート13の
出力信号ADRSTが“1”となり、D−FF11
及びR−SFF16がリセツトされ、更に信号AD
が“0”となることでカウンタ6がリセツトされ
る。
号ADCLが“0”になると、NORゲート13の
出力信号ADRSTが“1”となり、D−FF11
及びR−SFF16がリセツトされ、更に信号AD
が“0”となることでカウンタ6がリセツトされ
る。
第3図は、カウンタ6の計数値が15に達しない
場合のタイミング図である。即ち、アドレスコー
ドとデータを正常に転送している状態でもデータ
の転送が16ビツトに達しないで途中で制御信号
CEが“0”となつてしまう場合を示している。
この場合第3図の如く、10個目のデータ転送で制
御信号CEが“0”となつたときには、9個目ま
での動作は第2図のタイミング図と同じとなつて
いる。ところが10個目のデータ転送時に制御信号
CEが“0”となるとANDゲート18の出力信号
WAは、遅延回路12の略遅延期間と等しい
“1”のパルスとなるが、カウンタ6の計数値は
10であるため出力Q5が“0”であり、R−SFF
16はリセツト状態で、ANDゲート15に於い
て出力信号WAのパルスが遮断される。従つて、
ラツチ信号WEは“0”のままでラツチ回路のラ
ツチ動作は行われない。そして、遅延回路12の
出力信号ADCLが“0”になると、NORゲート
13の出力信号ADRSTが“1”となつて、D−
FF11がリセツトされる。そして、D−FF11
の出力信号ADが“0”となることによりカウン
タ6がリセツトされる。
場合のタイミング図である。即ち、アドレスコー
ドとデータを正常に転送している状態でもデータ
の転送が16ビツトに達しないで途中で制御信号
CEが“0”となつてしまう場合を示している。
この場合第3図の如く、10個目のデータ転送で制
御信号CEが“0”となつたときには、9個目ま
での動作は第2図のタイミング図と同じとなつて
いる。ところが10個目のデータ転送時に制御信号
CEが“0”となるとANDゲート18の出力信号
WAは、遅延回路12の略遅延期間と等しい
“1”のパルスとなるが、カウンタ6の計数値は
10であるため出力Q5が“0”であり、R−SFF
16はリセツト状態で、ANDゲート15に於い
て出力信号WAのパルスが遮断される。従つて、
ラツチ信号WEは“0”のままでラツチ回路のラ
ツチ動作は行われない。そして、遅延回路12の
出力信号ADCLが“0”になると、NORゲート
13の出力信号ADRSTが“1”となつて、D−
FF11がリセツトされる。そして、D−FF11
の出力信号ADが“0”となることによりカウン
タ6がリセツトされる。
このように、カウンタ6の計数値が15にならな
い場合には、ラツチ制御回路7からはラツチ信号
WEが発生しない。従つて、ノイズによつて偶然
にデコーダ2で検出されるアドレスコードが第1
のシフトレジスタ1に取り込まれ、更に制御信号
CEが“1”となると共に外部端子9からノイズ
が混入して第2のシフトレジスタ4のシフト動作
が行われたとき、制御信号CEが“0”になつて
も第2のシフトレジスタ4のデータはラツチ回路
5に転送されることがなくなる。
い場合には、ラツチ制御回路7からはラツチ信号
WEが発生しない。従つて、ノイズによつて偶然
にデコーダ2で検出されるアドレスコードが第1
のシフトレジスタ1に取り込まれ、更に制御信号
CEが“1”となると共に外部端子9からノイズ
が混入して第2のシフトレジスタ4のシフト動作
が行われたとき、制御信号CEが“0”になつて
も第2のシフトレジスタ4のデータはラツチ回路
5に転送されることがなくなる。
(ト) 考案の効果
上述の如く、本考案によればノイズに対して誤
動作することのないデータ受信回路が得られ、オ
ーデイオ分野及び情報処理分野に於ける周辺IC
の信頼性が向上するものである。
動作することのないデータ受信回路が得られ、オ
ーデイオ分野及び情報処理分野に於ける周辺IC
の信頼性が向上するものである。
第1図は本考案の実施例を示すブロツク図、第
2図及び第3図は、第1図の実施例の動作を示す
タイミング図である。 1……第1のシフトレジスタ、2……デコー
ダ、3……クロツク制御回路、4……第2のシフ
トレジスタ、5……ラツチ回路、6……カウン
タ、7……ラツチ制御回路。
2図及び第3図は、第1図の実施例の動作を示す
タイミング図である。 1……第1のシフトレジスタ、2……デコー
ダ、3……クロツク制御回路、4……第2のシフ
トレジスタ、5……ラツチ回路、6……カウン
タ、7……ラツチ制御回路。
Claims (1)
- シリアルに印加されるデータを入力する第2の
シフトレジスタと、該第2のシフトレジスタをア
ドレス指定するためのアドレスコードをシリアル
に入力する第1のシフトレジスタと、該第1のシ
フトレジスタの出力に基いて所定のアドレスコー
ドであることを検出するデコーダと、前記アドレ
スコードの入力時とデータの入力時に異なる状態
となる制御信号と前記デコーダの出力に基いて前
記アドレスコード及びデータと同期するクロツク
信号を前記第2のシフトレジスタに印加するクロ
ツク制御回路と、前記第2のシフトレジスタのな
いようを保持するラツチ回路とを備えるデータ受
信回路において、前記クロツク制御回路からクロ
ツク信号の出力と同時に出力される信号により動
作を開始し前記クロツク信号を計数するとともに
所定の計数が終了したとき出力を発生するカウン
タと、該カウンタの出力信号、前記制御信号の変
化及び前記クロツク制御信号の出力信号に応じて
前記ラツチ回路のラツチ信号を発生するラツチ制
御回路とを備えたデータ受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987073165U JPH0546105Y2 (ja) | 1987-05-15 | 1987-05-15 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987073165U JPH0546105Y2 (ja) | 1987-05-15 | 1987-05-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63183643U JPS63183643U (ja) | 1988-11-25 |
JPH0546105Y2 true JPH0546105Y2 (ja) | 1993-12-01 |
Family
ID=30917255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1987073165U Expired - Lifetime JPH0546105Y2 (ja) | 1987-05-15 | 1987-05-15 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0546105Y2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59205644A (ja) * | 1983-05-09 | 1984-11-21 | Nec Corp | 入出力制御回路 |
JPS60100248A (ja) * | 1983-11-07 | 1985-06-04 | Ricoh Co Ltd | 入出力装置 |
-
1987
- 1987-05-15 JP JP1987073165U patent/JPH0546105Y2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59205644A (ja) * | 1983-05-09 | 1984-11-21 | Nec Corp | 入出力制御回路 |
JPS60100248A (ja) * | 1983-11-07 | 1985-06-04 | Ricoh Co Ltd | 入出力装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS63183643U (ja) | 1988-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3099927B2 (ja) | マイクロコンピュータ | |
JPH0546105Y2 (ja) | ||
JP2644112B2 (ja) | Fifo試験診断回路 | |
JPH04101535A (ja) | インタフェース回路 | |
JP3088144B2 (ja) | Fifoリセット回路 | |
JPH0349485Y2 (ja) | ||
JPH0338786B2 (ja) | ||
JP3456912B2 (ja) | データインターフェース回路 | |
JP2602404Y2 (ja) | カウンタ回路 | |
JPH0774762A (ja) | バスラインデータ制御装置 | |
JPS63312754A (ja) | エラ−発生回路 | |
JPH0637857A (ja) | シリアルデータ受信回路 | |
JP2606458Y2 (ja) | 信号レベル監視回路 | |
JPS606143B2 (ja) | 入力デ−タ状変検出回路 | |
JPH02281364A (ja) | マイコン通信方法 | |
JP2620170B2 (ja) | 信号断検出回路 | |
JPS6339938B2 (ja) | ||
JP2528219B2 (ja) | ステ―タスレジスタ装置 | |
JPH02104152A (ja) | データ信号受信装置 | |
JPS642972B2 (ja) | ||
JPS61115143A (ja) | スキヤンパスの誤動作検出回路 | |
JPS6052110A (ja) | ノイズ誤動作防止回路 | |
JP2009044219A (ja) | データ通信システム | |
JPH0452971B2 (ja) | ||
JPS63282865A (ja) | 入出力回路 |