JPH0546105Y2 - - Google Patents

Description

【考案の詳細な説明】 (イ) 産業上の利用分野 本考案は、オーデイオ分野、あるいは、情報処
理分野に於いて、システムコントローラと各種周
辺ICとの間で行われるデータ転送のためのデー
タ受信回路に関する。

(ロ) 従来の技術 一般に、システムコントローラとしてマイクロ
コンピユータを使用し、PLL用IC、表示用IC、
グラフイツクイコライザ用IC、あるいは、電子
ボリウム用IC等の各種周辺ICとの間でデータの
転送を行う場合には、配線の本数を減少する目的
で、シリアルデータ転送方式が使用される。周辺
ICが複数ある場合、シリアルデータを送る相手
を指定する必要があり、そのために、データを送
る前に周辺ICを指定するアドレスコードを送出
している。

このようなシリアルデータ転送方式では、シリ
アルデータの転送ラインやデータと同期したクロ
ツク信号のライン等にノイズが混入すると正確な
データ転送が行えず各種周辺ICが誤動作をする
危惧があつた。また、データ転送中以外にもノイ
ズが混入するとデータ転送と同じ状態になり誤つ
たデータが転送されてしまう危惧があつた。

そこで、システムコントローラ側から制御信号
とクロツク信号、更に、アドレスコード及びデー
タから成るシリアルデータを送出し、制御信号が
所定の状態、例えば“０”の状態でアドレスコー
ドとクロツク信号を送出し、この状態で第１のシ
フトレジスタにアドレスコードを取り込み、この
取り込まれたアドレスコードをデコードして指定
されるアドレスの第２のシフトレジスタに、制御
信号が“１”の状態となつたときクロツク信号を
印加し、制御信号が“１”の状態で送出されるデ
ータを取り込ませ、更に、制御信号が“１”から
“０”になつたときに第２のシフトレジスタに取
り込まれたデータをラツチ回路にラツチすること
により、ノイズによる誤動作を防止している。

尚、シリアルデータ中のアドレスコードをシフ
トレジスタに送出し、それをデコーダによつてデ
コードすることによりアドレスの判別を行う技術
は、例えば特開昭60−100248号公報に記載されて
いる。

(ハ) 考案が解決しようとする問題点 しかしながら、上述のノイズ対策を設けたデー
タ転送方式でもなおノイズによつて誤動作する場
合がある。即ち、ノイズ等によつて第１のシフト
レジスタにノイズが取り込まれ、その内容が偶然
に検出すべきアドレスコードと一致した状態とな
り、更に、ノイズにより制御信号がデータ転送を
行う場合の“１”の状態となり、同時にクロツク
にノイズが混入すると、第２のシフトレジスタが
シフト動作され、ノイズの消滅によつて制御信号
が“０”となつたとき、第２のシフトレジスタの
誤つたデータがラツチ回路にラツチされてしま
い、誤動作するのである。

(ニ) 問題点を解決するための手段 本考案は、上述した点に鑑みて創作されたもの
であり、第１のシフトレジスタに取り込まれたア
ドレスコードが所定のアドレスコードであること
をデコーダが検出し、更に、制御信号がデータ転
送時の状態になることによつて第２のシフトレジ
スタにクロツク信号を伝達するクロツク制御回路
と、クロツク制御回路からクロツク信号の出力と
同時に出力される信号により動作を開始してクロ
ツク信号を計数するカウンタと、該カウンタが所
定値以上になつたことを検出し、且つ、制御信号
が所定変化したときのみラツチ回路へラツチ信号
を印加するラツチ制御回路とを設けることによ
り、ノイズによる誤動作を防止したデータ受信回
路を提供するものである。

(ホ) 作用 上述の手段によれば、ノイズによつて第１のシ
フトレジスタにデコーダで検出されるアドレスコ
ードと同一の内容が取り込まれ、制御信号がノイ
ズによりデータ転送時の状態となり、更に、ノイ
ズがクロツク信号として第２のシフトレジスタに
印加されても、カウンタに計数されるノイズの数
は、所定値以上になることはなく、従つて、制御
信号がノイズの消滅によつて所定変化してもラツ
チ制御回路からはラツチ信号は出力されず、第２
のシフトレジスタに取り込まれた誤つたデータが
ラツチ回路にラツチされることはなく、誤動作が
防止される。

(ヘ) 実施例 第１図は本考案の実施例を示すブロツク図であ
り、１は第１のシフトレジスタ、２はデコーダ、
３はクロツク制御回路、４は第２のシフトレジス
タ、５はラツチ回路、６はカウンタ、７はラツチ
制御回路である。

第１のシフトレジスタ１は４ビツトで構成さ
れ、データ入力端子Ｄには、外部端子８を介して
シリアルデータDIが印加され、クロツク入力端
子Ｃには、外部端子９を介してシリアルデータ
DIと同期するクロツク信号CLが印加される。第
１のシフトレジスタ１の４ビツト出力はデコーダ
２に印加され、デコーダ２は、第１のシフトレジ
スタ１に取り込まれたデータが所定のアドレスコ
ードであることを検出したとき、検出信号
DETADをクロツク制御回路３に出力する。

クロツク制御回路３は、外部端子１０を介して
印加される制御信号CEと検出信号DETADに基
いて、クロツクCLの出力を制御するものであり、
検出信号DETADがデータ入力Ｄに印加されるＤ
−FF１１と、制御信号CEを遅延してＤ−FF１
１のクロツク入力Ｃに印加する遅延回路１２と、
制御信号CEの立ち上がりと遅延信号ADCLの立
ち下がりを検出し、その間Ｄ−FF１１のリセツ
トを解除するNORゲート１３と、Ｄ−FF１１の
出力AD及びクロツク信号CLが印加されたAND
ゲート１４から構成され、ANDゲート１４の出
力が第２のシフトレジスタ４のクロツク信号
SFCKとして印加される。

第２のシフトレジスタ４は、16ビツトから構成
され、アドレスコードの次にシリアルに印加され
るデータをクロツク信号SFCKにより取り込む。
また、第２のシフトレジスタ４の16ビツト出力
は、ラツチ回路５に印加される。他の実施例とし
ては、16ビツトの出力のうち数ビツトに制御デー
タが含まれる場合には、その数ビツトをデコーダ
（図示せず）を介してラツチ回路５に印加するよ
うにしてもよい。

カウンタ６は、16進カウンタで構成され、計数
入力Ｔには外部端子９に印加されるクロツク信号
CLが印加され、リセツト入力Ｒにはクロツク制
御回路３のＤ−FF１１の出力信号ADが印加され
る。ラツチ制御回路７は、ANDゲート１５とＲ
−SFF１６及び制御信号CEの立ち下がりを検出
するインバータ１７及びANDゲート１８から成
り、Ｒ−SFF１６のセツト入力Ｓにはカウンタ６
が15計数したとき“１”となる出力Q₅が印加さ
れ、リセツト入力ＲにはNORゲート１３の出力
信号ADRSTが印加される。Ｒ−SFF１６の出力
信号WSETとANDゲート１８の出力信号WA、
及び、Ｄ−FF１１の出力信号ADは、ANDゲー
ト１５の入力に印加され、ANDゲート１５の出
力がラツチ信号WEとしてラツチ回路５に印加さ
れる。

次に、第２図のタイミング図を参照して正常な
動作について説明する。

制御信号CEを“０”としてアドレスコード
（４ビツト）と４個のクロツク信号CLを印加する
と、第１のシフトレジスタ１はクロツク信号CL
によりアドレスコードを取り込む。デコーダ２が
例えばアドレスコード“0100”を検出するもので
あるとき、第１のシフトレジスタ１に取り込まれ
たアドレスコードが“0100”であると、出力信号
DETADが“１”となる。アドレスコードの転送
終了後、制御信号CEを“１”としてデコーダ及
びクロツク信号CLを印加する。制御信号CEが
“１”となるとNORゲート１３の出力信号
ADRSTは“１”から“０”になり、Ｄ−FF１
１のリセツトが解除され、その後、遅延回路１２
の出力信号ADCLが所定期間遅れて“１”とな
る。この出力信号ADCLの立ち上がりによりＤ−
FF１１はデコーダ２の出力信号DETAD“１”を
取り込み出力信号ADを“１”とする。

出力信号AD“１”によりANDゲート１４はク
ロツク信号CLをクロツク信号SFCLとして第２
のシフトレジスタ４に印加し、また、出力信号
AD“１”によりカウンタ６のリセツトが解除さ
れる。従つて、カウンタ６はクロツク信号CLを
順次計数し、また、第２のシフトレジスタ４は、
16ビツトのデータを順次取り込む。

このとき、15個目のクロツク信号CLがカウン
タ６に計数されると出力Q₅は“１”となり、Ｒ
−SFF１６をセツト状態にする。更に、16個のデ
ータの転送が終了し制御信号CEが“０”になる
と、ANDゲート１８の出力信号WAは略遅延回
路１２の遅延量だけ“１”のパルスとなる。この
出力信号WAのパルスはANDゲート１５を介し
てラツチ信号WEとしてラツチ回路５に出力され
る。これにより、ラツチ回路５は第２のシフトレ
ジスタ４に取り込まれた16ビツトデータをラツチ
する。

制御信号CE“０”により遅延回路１２の出力信
号ADCLが“０”になると、NORゲート１３の
出力信号ADRSTが“１”となり、Ｄ−FF１１
及びＲ−SFF１６がリセツトされ、更に信号AD
が“０”となることでカウンタ６がリセツトされ
る。

第３図は、カウンタ６の計数値が15に達しない
場合のタイミング図である。即ち、アドレスコー
ドとデータを正常に転送している状態でもデータ
の転送が16ビツトに達しないで途中で制御信号
CEが“０”となつてしまう場合を示している。
この場合第３図の如く、10個目のデータ転送で制
御信号CEが“０”となつたときには、９個目ま
での動作は第２図のタイミング図と同じとなつて
いる。ところが10個目のデータ転送時に制御信号
CEが“０”となるとANDゲート１８の出力信号
WAは、遅延回路１２の略遅延期間と等しい
“１”のパルスとなるが、カウンタ６の計数値は
10であるため出力Q₅が“０”であり、Ｒ−SFF
１６はリセツト状態で、ANDゲート１５に於い
て出力信号WAのパルスが遮断される。従つて、
ラツチ信号WEは“０”のままでラツチ回路のラ
ツチ動作は行われない。そして、遅延回路１２の
出力信号ADCLが“０”になると、NORゲート
１３の出力信号ADRSTが“１”となつて、Ｄ−
FF１１がリセツトされる。そして、Ｄ−FF１１
の出力信号ADが“０”となることによりカウン
タ６がリセツトされる。

このように、カウンタ６の計数値が15にならな
い場合には、ラツチ制御回路７からはラツチ信号
WEが発生しない。従つて、ノイズによつて偶然
にデコーダ２で検出されるアドレスコードが第１
のシフトレジスタ１に取り込まれ、更に制御信号
CEが“１”となると共に外部端子９からノイズ
が混入して第２のシフトレジスタ４のシフト動作
が行われたとき、制御信号CEが“０”になつて
も第２のシフトレジスタ４のデータはラツチ回路
５に転送されることがなくなる。

(ト) 考案の効果 上述の如く、本考案によればノイズに対して誤
動作することのないデータ受信回路が得られ、オ
ーデイオ分野及び情報処理分野に於ける周辺IC
の信頼性が向上するものである。

【図面の簡単な説明】

第１図は本考案の実施例を示すブロツク図、第
２図及び第３図は、第１図の実施例の動作を示す
タイミング図である。 １……第１のシフトレジスタ、２……デコー
ダ、３……クロツク制御回路、４……第２のシフ
トレジスタ、５……ラツチ回路、６……カウン
タ、７……ラツチ制御回路。

Claims (1)

【実用新案登録請求の範囲】
1. シリアルに印加されるデータを入力する第２の
   シフトレジスタと、該第２のシフトレジスタをア
   ドレス指定するためのアドレスコードをシリアル
   に入力する第１のシフトレジスタと、該第１のシ
   フトレジスタの出力に基いて所定のアドレスコー
   ドであることを検出するデコーダと、前記アドレ
   スコードの入力時とデータの入力時に異なる状態
   となる制御信号と前記デコーダの出力に基いて前
   記アドレスコード及びデータと同期するクロツク
   信号を前記第２のシフトレジスタに印加するクロ
   ツク制御回路と、前記第２のシフトレジスタのな
   いようを保持するラツチ回路とを備えるデータ受
   信回路において、前記クロツク制御回路からクロ
   ツク信号の出力と同時に出力される信号により動
   作を開始し前記クロツク信号を計数するとともに
   所定の計数が終了したとき出力を発生するカウン
   タと、該カウンタの出力信号、前記制御信号の変
   化及び前記クロツク制御信号の出力信号に応じて
   前記ラツチ回路のラツチ信号を発生するラツチ制
   御回路とを備えたデータ受信回路。