JPH01202021A - 書き込みタイミング信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル回路内に記憶回路を構成する際に
利用される書き込みタイミング信号発生回路に関するも
のである。

従来の技術 従来のディジタル回路において、レジスタやメモリなど
の記憶回路にデータを書き込む場合、第４図に示すよう
な回路構成が用いられている。第４図に示す回路の各構
成部分について説明する。

記憶回路６は、レジスタやメモリで構成されており、デ
ータの入出力と、書き込みを指示するためのライト入力
をもっている。記憶回路５へのデータの書き込みは、デ
ータ入力中にライト入力に入る信号を有効にし、記憶回
路６に依存する時間が経過した後、有効でなくすことに
より行える。アドレスデコーダ４は、記憶回路６へのデ
ータの書き込みを示すアドレス信号ｆとリードライト制
御信号ｇが入力されると、出力である書き込み指示信号
ａを有効にする。双方向データバッファ６は。

データ方向切換入力をもち、これに入力される信号によ
り、記憶回路６への書き込みの際はデータｈを記憶回路
６へ出力し、読み出しの場合はデータｈを入力する。

第４図に示す回路の構成と動作を次に述べる。

記憶回路６への書き込みを示すアドレス信号ｆ及びリー
ドライト制御信号ｇがアドレスデコーダ４に入力される
と、第６図人に示すように、書き込み指示信号ａを有効
（第６図人の場合はＬレベル）にする。この書き込み指
示信号ａを、双方向データバッファ６のデータ方向切換
入力に入力することにより、第６図人に示すように、双
方向データバッファ６は書き込みデータｈを記憶回路６
へ出力する。書き込み指示信号ａは記憶回路６にも入力
されており、書き込み指示信号ａが有効でなくなる時、
すなわちＬレベルからＨレベルへの立ち上がる時に、デ
ータｈは記憶回路６へ書き込まれる。

発明が解決しようとする課題 第４図に示す回路構成では、双方向データバッファ６の
データ方向切換入力と記憶回路６のライト入力との両方
に書き込み指示信号ａが入力されているため、第６図を
見れば明らかなように、記憶回路６に入力されているデ
ータｈは、記憶回路６のライト入力が有効でなくなり書
き込みが行われると同時に失われる（時刻１４時点）。

このため記憶回路６に正確なデータが書き込めない可能
性があり、書き込み動作は不確実なものとなる。

さらに、第４図の回路構成では、アドレス信号ｆが記憶
回路６への書き込みを表さない場合でも。

アドレス信号ｆの変化時において、アドレス信号ｆの各
ビット毎に変化の時刻がずれることが原因となり、アド
レスデコーダ４から、第６図Ｂに示すように、書き込み
指示信号ａとして不正な信号が出力される可能性がある
。このため記憶回路５に対して不正な書き込みを行うと
いう誤動作をひきおこす可能性がある。

本発明は、上述の課題を解消させるために、記憶回路へ
のデータの書き込みを正確に行うとともに、不正な書き
込みの発生も抑えることができる。

記憶回路への書き込みタイミング信号発生回路を提供す
ることを目的とする。

課題を解決するための手段 本発明は、上述の課題を解決するために次のような構成
を採っている。書き込み指示信号を入力とし、これを一
定時間遅延させた第１の遅延信号と、第１の遅延信号を
更に所定の時間遅延させた第２の遅延信号を出力する遅
延回路と、書き込み指示信号と第１の遅延信号が共に有
効となっている時に出力が有効となる第１の論理回路と
、第１の論理回路の出力が有効でかつ第２の遅延信号が
有効でない時に有効となる書き込みタイミング信号を出
力するＷ２の論理回路、以上の回路で構成されている。

作用 上述の構成を採ることにより１課題は以下のように解決
される。

書き込み指示信号として不正なパルス信号が発生した場
合、この不正な信号の時間幅より長い時間だけ書き込み
指示信号を遅延させて第１の遅延信号を得、この第１の
遅延信号と書き込み指示信号を第１の論理回路に入力す
ると、書き込み指示信号と第１の遅延信号とが同時に有
効となることはなく、その結果箱１の論理回路の出力は
有効とはならない。第１の論理回路の出力が有効となら
ないために、第２の論理回路の出力も有効とはならず、
不正な書き込み指示信号は、書き込みタイミング信号に
は現れない。

次に、記憶回路に書き込みを行う場合について述べる。

第１の論理回路の出力が有効となった後、第２の遅延信
号が有効となるまでの間だけ、書き込みタイミング信号
が有効となる。第１の論理回路の出力が有効となるのは
、第１の遅延信号が有効になった時である。すなわち、
書き込みタイミング信号が有効となる期間は、第１の遅
延信号が有効となってから第２の遅延信号が有効となる
までの間である。言い換えると、第２の遅延信号の第１
の遅延信号かちの遅延時間である。この遅延時間を調整
することで、記憶回路にデータを書き込む際に必要な書
き込みタイミング信号を得ることができる。

このように、上述の構成を採ることにより、記憶回路に
対して、確実な書き込みのできる書き込みタイミング信
号を供給することが可能となる。

実施例 本発明の一実施例を第１図に示す。この例では。

書き込み指示信号、書き込みタイミング信号ともに負論
理である。すなわち、上記の２つの信号は。

論理値がＬレベルの時有効であり、Ｈレベルの時有効で
ないということを表す。書き込み指示信号が入力される
遅延回路１としてデイレイラインを用いる。遅延回路１
からは、書き込み指示信号が時間ｔ１　だけ遅延した第
１の遅延信号すと、時間ｔ２だけ遅延した第２の遅延信
号Ｃが出力される。

ただしｔ２はｔｌよりも大きくなければならない。

書き込み指示信号ａと第１の遅延信号すは、第１の論理
回路２である２人力ＮＯＲゲートに入力される。第１の
論理回路２の出力ｄと第２の遅延信号Ｃは、第２の論理
回路である２人力ＮＡＮＩ）ゲートに入力され、この第
２の論理回路の出力が書き込みタイミング信号ｅとなる
。

第１図の回路を、第４図に示した従来の回路を改善する
ために用いた場合の回路構成を、第２図に示す。第２図
の回路を構成する。アドレスデコーダ４、記憶回路６、
双方向データバッフ１６は、第４図の従来の回路例にあ
るものと同じであり。

ここでは同一構成部分には同一番号を付し、詳細な説明
は省略する。第２図の回路が第４図の回路と異なる点は
、書き込み指示信号ａを記憶回路５のライト入力に直接
入力はせず、第１図に示した回路に入力し、第１図の回
路の出力である書き込みタイミング信号ｅを記憶回路６
に入力している点である。

第２図にもとづき、本発明の実施例の動作を説明する。

ここで第２図の回路の構成部分や信号の動作特性は次の
ようになっている。アドレス信号ｆは変化する際に、信
号を構成する各ビット間に最大１ｏ＋１秒の変化時刻の
ずれがあるとする。

次に、あるアドレスにデータを読み書きする時は。

アドレス信号ｆとリード・ライト制御信号ｇが。

２５０＋１秒間アドレスデコーダ４に入力されるとする
。このことより、記憶回路６への書き込みを表すアドレ
ス信号ｆとリード・ライト制御信号ｇがアドレスデコー
ダ４に入力された場合、アドレスデコーダ４は２５０＋
１秒間だけ書き込み指示信号＆を有効とする。記憶回路
６にデータを書き込む為には、ライト入力を１５０＋１
秒以上有効とし、その後有効でなくすということが必要
である。遅延回路１は、書き込み指示信号ａを１６＋１
秒遅延させた第１の遅延信号すと、書き込み指示信号ａ
を１７５−）−１秒遅延させた第２の遅延信号Ｃを出力
する。

第２図の各信号の波形を第３図に示す。まず、記憶回路
５にデータが書き込まれる際の動作について説明する。

（第３図ム参照）記憶回路６への書き込みを示すアドレ
ス信号ｆとリード・ライト信号ｇがアドレスデコーダ４
に入力されると、アドレスデコーダ４から出力される書
き込み指示信号ａが２５０＋１秒間有効となる。この書
き込み指示信号ａが双方向データバッファ６のデータ方
向切換入力に入ると、データｈが双方向バッフ１６から
記憶回路６へ出力される。一方、書き込み指示信号ａは
遅延回路１と第１の論理回路２に入力される。第１の論
理回路２には、書き込み指示信号ａを１５＋１秒遅延さ
せた第１の遅延信号すが入力されている。第１の論理回
路２の出力ｄとして、書き込み指示信号ａが有効となっ
た１６千１秒後に有効となり、書き込み指示信号ａが有
効でなくなると同時に有効でなくなる信号が得られる。

この第１の論理回路２の出力ｄと、第２の遅延信号Ｃが
第２の論理回路３に入力され、この出力として、書き込
み指示信号ａが有効となった１６千１秒後に有効となり
、その後１６０＋１秒間だけ有効となる書き込みタイミ
ング信号ｅが得られる。この書き込みタイミング信号ｅ
は、記憶回路６にデータｈが入力されている間の１６０
＋１秒だけ有効になる。このような書き込みタイミング
信号ｅを記憶回路６のライト入力に入れることにより、
確実にデータを書き込むことが可能となる。

次に、不正な書き込み指示信号ａが発生した場合の動作
を説明する。（第３図Ｂ参照）この不正な書き込み指示
信号ａは、アドレス信号ｆの各ピットの変化時刻のずれ
により、第３図Ｂのような形で発生し、信号の幅は１ｏ
＋１秒以下である。

不正な書き込み指示信号＆が遅延回路１に入力されると
、第１の遅延信号ｂ、第２の遅延信号Ｃともに不正な信
号が発生する。しかし、第１の遅延信号すは書き込み指
示信号ａよりも１６千１秒だけ遅延しているので、第１
の遅延信号すと書き込み指示信号ａが同時に有効となる
ことはない。このため、第１の遅延回路２の出力が有効
となることはなく、それ故、第２の論理回路３の出力す
なわち書き込みタイミング信号θが有効となることはな
い。以上のように、不正な書き込み指示信号ａが発生し
た場合でも誤動作を防ぐことができる。

上で説明したように、デイレイラインとＮＯＲゲー）、
ＮＡＮＩ）ゲートをそれぞれ一つずつ用いるという簡単
な構成で、記憶回路にデータを書き込む際に必要となる
タイミング信号を発生させることと、誤動作を防ぐこと
が実現できる回路が得られた。この回路構成では、記憶
回路にデータを書き込む際にライト入力を有効にしなけ
ればならない時間や、アドレス信号の変化のずれが上述
の例とは異なっていても、遅延回路の遅延時間を調整す
ることで簡単に対応することが可能である。

発明の効果 本発明は、書き込み指示信号を入力とし、これを一定時
間だけ遅延させた第１の遅延信号と、第１の遅延信号を
更に所定の時間遅延させた第２の遅延信号を出力する遅
延回路と、書き込み指示信号と第１の遅延信号を入力と
し、この２つの信号が共に有効になっている時に出力が
有効となる第１の論理回路と、第１の論理回路の出力と
第２の遅延信号を入力とし、第１の論理回路の出力が有
効でかつ第２の遅延信号が有効でない時に有効となる書
き込みタイミング信号を出力する第２の論理回路から構
成されている。

上記の回路構成を採ると、不正な書き込み指示信号が発
生した場合、この不正な信号の幅よりも長い時間だけ書
き込み指示信号を遅延させた第１の遅延信号と、この不
正な書き込み指示信号の両方が有効になっている時間だ
け出力を有効にする第１の論理回路により、不正な書き
込み指示信号を抑制することができる。また、記憶回路
に書き込みを行う場合、第１の遅延信号が有効になった
後、第２の遅延信号が有効になるまでの間だけ出力を有
効とする第２の論理回路により、記憶回路にデータを書
き込む際に必要な書き込みタイミング信号を発生するこ
とができる。

本発明は、上述の回路構成と動作を実現することにより
、記憶回路への書き込みを確実に行うことができる書き
込みタイミング信号を簡単な回路構成で得ることができ
るものである。

【図面の簡単な説明】

第１図は本発明の一実施例における書き込みタイミング
信号発生回路の回路図、第２図は第１図の回路を適用し
た記憶回路とその周辺回路の構成図、第３図人、Ｂは各
々第２図の各部の信号波形図、第４図は従来例の記憶回
路及びその周辺回路の構成図、第６図Ａ、Ｂは各々第４
図の各部の信号波形図である。 １・・・・・・遅延回路、２・・・・・・第１の論理回
路、３・・・・・・第２の論理回路、ａ・・・・・・書
き込み指示信号、ｂ・・・・・・第１の遅延信号、Ｃ・
・・・・・第２の遅延信号、ｅ・・・・・・書き込みタ
イミング信号。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第３
図 ワ　　□

Claims (1)

【特許請求の範囲】
1. 　書き込み指示信号を入力とし、前記書き込み指示信号
   を一定時間だけ遅延させた第１の遅延信号と、前記第１
   の遅延信号を所定の時間遅延させた第２の遅延信号を出
   力する遅延回路と、入力として前記書き込み指示信号と
   、前記第１の遅延信号を受けとり、前記入力の状態が共
   に有効となっている時に出力を有効とする第１の論理回
   路と、前記第１の論理回路の出力と、前記第２の遅延信
   号を入力とし、前記第１の論理回路の出力が有効となっ
   ておりかつ前記第２の遅延信号が有効となっていない時
   に出力を有効とする第２の論理回路を具備し、前記書き
   込み指示信号を受けとると、記憶回路に書き込みを行う
   ために必要な書き込みタイミング信号を前記第２の論理
   回路の出力に得るように構成したことを特徴とする、書
   き込みタイミング信号発生回路。