JPH01202021A - 書き込みタイミング信号発生回路 - Google Patents
書き込みタイミング信号発生回路Info
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- JPH01202021A JPH01202021A JP63026086A JP2608688A JPH01202021A JP H01202021 A JPH01202021 A JP H01202021A JP 63026086 A JP63026086 A JP 63026086A JP 2608688 A JP2608688 A JP 2608688A JP H01202021 A JPH01202021 A JP H01202021A
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- Japan
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- 230000003111 delayed effect Effects 0.000 claims abstract description 23
- 230000015654 memory Effects 0.000 claims description 35
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 2
- 230000001788 irregular Effects 0.000 abstract 4
- 230000002457 bidirectional effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル回路内に記憶回路を構成する際に
利用される書き込みタイミング信号発生回路に関するも
のである。
利用される書き込みタイミング信号発生回路に関するも
のである。
従来の技術
従来のディジタル回路において、レジスタやメモリなど
の記憶回路にデータを書き込む場合、第4図に示すよう
な回路構成が用いられている。第4図に示す回路の各構
成部分について説明する。
の記憶回路にデータを書き込む場合、第4図に示すよう
な回路構成が用いられている。第4図に示す回路の各構
成部分について説明する。
記憶回路6は、レジスタやメモリで構成されており、デ
ータの入出力と、書き込みを指示するためのライト入力
をもっている。記憶回路5へのデータの書き込みは、デ
ータ入力中にライト入力に入る信号を有効にし、記憶回
路6に依存する時間が経過した後、有効でなくすことに
より行える。アドレスデコーダ4は、記憶回路6へのデ
ータの書き込みを示すアドレス信号fとリードライト制
御信号gが入力されると、出力である書き込み指示信号
aを有効にする。双方向データバッファ6は。
ータの入出力と、書き込みを指示するためのライト入力
をもっている。記憶回路5へのデータの書き込みは、デ
ータ入力中にライト入力に入る信号を有効にし、記憶回
路6に依存する時間が経過した後、有効でなくすことに
より行える。アドレスデコーダ4は、記憶回路6へのデ
ータの書き込みを示すアドレス信号fとリードライト制
御信号gが入力されると、出力である書き込み指示信号
aを有効にする。双方向データバッファ6は。
データ方向切換入力をもち、これに入力される信号によ
り、記憶回路6への書き込みの際はデータhを記憶回路
6へ出力し、読み出しの場合はデータhを入力する。
り、記憶回路6への書き込みの際はデータhを記憶回路
6へ出力し、読み出しの場合はデータhを入力する。
第4図に示す回路の構成と動作を次に述べる。
記憶回路6への書き込みを示すアドレス信号f及びリー
ドライト制御信号gがアドレスデコーダ4に入力される
と、第6図人に示すように、書き込み指示信号aを有効
(第6図人の場合はLレベル)にする。この書き込み指
示信号aを、双方向データバッファ6のデータ方向切換
入力に入力することにより、第6図人に示すように、双
方向データバッファ6は書き込みデータhを記憶回路6
へ出力する。書き込み指示信号aは記憶回路6にも入力
されており、書き込み指示信号aが有効でなくなる時、
すなわちLレベルからHレベルへの立ち上がる時に、デ
ータhは記憶回路6へ書き込まれる。
ドライト制御信号gがアドレスデコーダ4に入力される
と、第6図人に示すように、書き込み指示信号aを有効
(第6図人の場合はLレベル)にする。この書き込み指
示信号aを、双方向データバッファ6のデータ方向切換
入力に入力することにより、第6図人に示すように、双
方向データバッファ6は書き込みデータhを記憶回路6
へ出力する。書き込み指示信号aは記憶回路6にも入力
されており、書き込み指示信号aが有効でなくなる時、
すなわちLレベルからHレベルへの立ち上がる時に、デ
ータhは記憶回路6へ書き込まれる。
発明が解決しようとする課題
第4図に示す回路構成では、双方向データバッファ6の
データ方向切換入力と記憶回路6のライト入力との両方
に書き込み指示信号aが入力されているため、第6図を
見れば明らかなように、記憶回路6に入力されているデ
ータhは、記憶回路6のライト入力が有効でなくなり書
き込みが行われると同時に失われる(時刻14時点)。
データ方向切換入力と記憶回路6のライト入力との両方
に書き込み指示信号aが入力されているため、第6図を
見れば明らかなように、記憶回路6に入力されているデ
ータhは、記憶回路6のライト入力が有効でなくなり書
き込みが行われると同時に失われる(時刻14時点)。
このため記憶回路6に正確なデータが書き込めない可能
性があり、書き込み動作は不確実なものとなる。
性があり、書き込み動作は不確実なものとなる。
さらに、第4図の回路構成では、アドレス信号fが記憶
回路6への書き込みを表さない場合でも。
回路6への書き込みを表さない場合でも。
アドレス信号fの変化時において、アドレス信号fの各
ビット毎に変化の時刻がずれることが原因となり、アド
レスデコーダ4から、第6図Bに示すように、書き込み
指示信号aとして不正な信号が出力される可能性がある
。このため記憶回路5に対して不正な書き込みを行うと
いう誤動作をひきおこす可能性がある。
ビット毎に変化の時刻がずれることが原因となり、アド
レスデコーダ4から、第6図Bに示すように、書き込み
指示信号aとして不正な信号が出力される可能性がある
。このため記憶回路5に対して不正な書き込みを行うと
いう誤動作をひきおこす可能性がある。
本発明は、上述の課題を解消させるために、記憶回路へ
のデータの書き込みを正確に行うとともに、不正な書き
込みの発生も抑えることができる。
のデータの書き込みを正確に行うとともに、不正な書き
込みの発生も抑えることができる。
記憶回路への書き込みタイミング信号発生回路を提供す
ることを目的とする。
ることを目的とする。
課題を解決するための手段
本発明は、上述の課題を解決するために次のような構成
を採っている。書き込み指示信号を入力とし、これを一
定時間遅延させた第1の遅延信号と、第1の遅延信号を
更に所定の時間遅延させた第2の遅延信号を出力する遅
延回路と、書き込み指示信号と第1の遅延信号が共に有
効となっている時に出力が有効となる第1の論理回路と
、第1の論理回路の出力が有効でかつ第2の遅延信号が
有効でない時に有効となる書き込みタイミング信号を出
力するW2の論理回路、以上の回路で構成されている。
を採っている。書き込み指示信号を入力とし、これを一
定時間遅延させた第1の遅延信号と、第1の遅延信号を
更に所定の時間遅延させた第2の遅延信号を出力する遅
延回路と、書き込み指示信号と第1の遅延信号が共に有
効となっている時に出力が有効となる第1の論理回路と
、第1の論理回路の出力が有効でかつ第2の遅延信号が
有効でない時に有効となる書き込みタイミング信号を出
力するW2の論理回路、以上の回路で構成されている。
作用
上述の構成を採ることにより1課題は以下のように解決
される。
される。
書き込み指示信号として不正なパルス信号が発生した場
合、この不正な信号の時間幅より長い時間だけ書き込み
指示信号を遅延させて第1の遅延信号を得、この第1の
遅延信号と書き込み指示信号を第1の論理回路に入力す
ると、書き込み指示信号と第1の遅延信号とが同時に有
効となることはなく、その結果箱1の論理回路の出力は
有効とはならない。第1の論理回路の出力が有効となら
ないために、第2の論理回路の出力も有効とはならず、
不正な書き込み指示信号は、書き込みタイミング信号に
は現れない。
合、この不正な信号の時間幅より長い時間だけ書き込み
指示信号を遅延させて第1の遅延信号を得、この第1の
遅延信号と書き込み指示信号を第1の論理回路に入力す
ると、書き込み指示信号と第1の遅延信号とが同時に有
効となることはなく、その結果箱1の論理回路の出力は
有効とはならない。第1の論理回路の出力が有効となら
ないために、第2の論理回路の出力も有効とはならず、
不正な書き込み指示信号は、書き込みタイミング信号に
は現れない。
次に、記憶回路に書き込みを行う場合について述べる。
第1の論理回路の出力が有効となった後、第2の遅延信
号が有効となるまでの間だけ、書き込みタイミング信号
が有効となる。第1の論理回路の出力が有効となるのは
、第1の遅延信号が有効になった時である。すなわち、
書き込みタイミング信号が有効となる期間は、第1の遅
延信号が有効となってから第2の遅延信号が有効となる
までの間である。言い換えると、第2の遅延信号の第1
の遅延信号かちの遅延時間である。この遅延時間を調整
することで、記憶回路にデータを書き込む際に必要な書
き込みタイミング信号を得ることができる。
号が有効となるまでの間だけ、書き込みタイミング信号
が有効となる。第1の論理回路の出力が有効となるのは
、第1の遅延信号が有効になった時である。すなわち、
書き込みタイミング信号が有効となる期間は、第1の遅
延信号が有効となってから第2の遅延信号が有効となる
までの間である。言い換えると、第2の遅延信号の第1
の遅延信号かちの遅延時間である。この遅延時間を調整
することで、記憶回路にデータを書き込む際に必要な書
き込みタイミング信号を得ることができる。
このように、上述の構成を採ることにより、記憶回路に
対して、確実な書き込みのできる書き込みタイミング信
号を供給することが可能となる。
対して、確実な書き込みのできる書き込みタイミング信
号を供給することが可能となる。
実施例
本発明の一実施例を第1図に示す。この例では。
書き込み指示信号、書き込みタイミング信号ともに負論
理である。すなわち、上記の2つの信号は。
理である。すなわち、上記の2つの信号は。
論理値がLレベルの時有効であり、Hレベルの時有効で
ないということを表す。書き込み指示信号が入力される
遅延回路1としてデイレイラインを用いる。遅延回路1
からは、書き込み指示信号が時間t1 だけ遅延した第
1の遅延信号すと、時間t2だけ遅延した第2の遅延信
号Cが出力される。
ないということを表す。書き込み指示信号が入力される
遅延回路1としてデイレイラインを用いる。遅延回路1
からは、書き込み指示信号が時間t1 だけ遅延した第
1の遅延信号すと、時間t2だけ遅延した第2の遅延信
号Cが出力される。
ただしt2はtlよりも大きくなければならない。
書き込み指示信号aと第1の遅延信号すは、第1の論理
回路2である2人力NORゲートに入力される。第1の
論理回路2の出力dと第2の遅延信号Cは、第2の論理
回路である2人力NANI)ゲートに入力され、この第
2の論理回路の出力が書き込みタイミング信号eとなる
。
回路2である2人力NORゲートに入力される。第1の
論理回路2の出力dと第2の遅延信号Cは、第2の論理
回路である2人力NANI)ゲートに入力され、この第
2の論理回路の出力が書き込みタイミング信号eとなる
。
第1図の回路を、第4図に示した従来の回路を改善する
ために用いた場合の回路構成を、第2図に示す。第2図
の回路を構成する。アドレスデコーダ4、記憶回路6、
双方向データバッフ16は、第4図の従来の回路例にあ
るものと同じであり。
ために用いた場合の回路構成を、第2図に示す。第2図
の回路を構成する。アドレスデコーダ4、記憶回路6、
双方向データバッフ16は、第4図の従来の回路例にあ
るものと同じであり。
ここでは同一構成部分には同一番号を付し、詳細な説明
は省略する。第2図の回路が第4図の回路と異なる点は
、書き込み指示信号aを記憶回路5のライト入力に直接
入力はせず、第1図に示した回路に入力し、第1図の回
路の出力である書き込みタイミング信号eを記憶回路6
に入力している点である。
は省略する。第2図の回路が第4図の回路と異なる点は
、書き込み指示信号aを記憶回路5のライト入力に直接
入力はせず、第1図に示した回路に入力し、第1図の回
路の出力である書き込みタイミング信号eを記憶回路6
に入力している点である。
第2図にもとづき、本発明の実施例の動作を説明する。
ここで第2図の回路の構成部分や信号の動作特性は次の
ようになっている。アドレス信号fは変化する際に、信
号を構成する各ビット間に最大1o+1秒の変化時刻の
ずれがあるとする。
ようになっている。アドレス信号fは変化する際に、信
号を構成する各ビット間に最大1o+1秒の変化時刻の
ずれがあるとする。
次に、あるアドレスにデータを読み書きする時は。
アドレス信号fとリード・ライト制御信号gが。
250+1秒間アドレスデコーダ4に入力されるとする
。このことより、記憶回路6への書き込みを表すアドレ
ス信号fとリード・ライト制御信号gがアドレスデコー
ダ4に入力された場合、アドレスデコーダ4は250+
1秒間だけ書き込み指示信号&を有効とする。記憶回路
6にデータを書き込む為には、ライト入力を150+1
秒以上有効とし、その後有効でなくすということが必要
である。遅延回路1は、書き込み指示信号aを16+1
秒遅延させた第1の遅延信号すと、書き込み指示信号a
を175−)−1秒遅延させた第2の遅延信号Cを出力
する。
。このことより、記憶回路6への書き込みを表すアドレ
ス信号fとリード・ライト制御信号gがアドレスデコー
ダ4に入力された場合、アドレスデコーダ4は250+
1秒間だけ書き込み指示信号&を有効とする。記憶回路
6にデータを書き込む為には、ライト入力を150+1
秒以上有効とし、その後有効でなくすということが必要
である。遅延回路1は、書き込み指示信号aを16+1
秒遅延させた第1の遅延信号すと、書き込み指示信号a
を175−)−1秒遅延させた第2の遅延信号Cを出力
する。
第2図の各信号の波形を第3図に示す。まず、記憶回路
5にデータが書き込まれる際の動作について説明する。
5にデータが書き込まれる際の動作について説明する。
(第3図ム参照)記憶回路6への書き込みを示すアドレ
ス信号fとリード・ライト信号gがアドレスデコーダ4
に入力されると、アドレスデコーダ4から出力される書
き込み指示信号aが250+1秒間有効となる。この書
き込み指示信号aが双方向データバッファ6のデータ方
向切換入力に入ると、データhが双方向バッフ16から
記憶回路6へ出力される。一方、書き込み指示信号aは
遅延回路1と第1の論理回路2に入力される。第1の論
理回路2には、書き込み指示信号aを15+1秒遅延さ
せた第1の遅延信号すが入力されている。第1の論理回
路2の出力dとして、書き込み指示信号aが有効となっ
た16千1秒後に有効となり、書き込み指示信号aが有
効でなくなると同時に有効でなくなる信号が得られる。
ス信号fとリード・ライト信号gがアドレスデコーダ4
に入力されると、アドレスデコーダ4から出力される書
き込み指示信号aが250+1秒間有効となる。この書
き込み指示信号aが双方向データバッファ6のデータ方
向切換入力に入ると、データhが双方向バッフ16から
記憶回路6へ出力される。一方、書き込み指示信号aは
遅延回路1と第1の論理回路2に入力される。第1の論
理回路2には、書き込み指示信号aを15+1秒遅延さ
せた第1の遅延信号すが入力されている。第1の論理回
路2の出力dとして、書き込み指示信号aが有効となっ
た16千1秒後に有効となり、書き込み指示信号aが有
効でなくなると同時に有効でなくなる信号が得られる。
この第1の論理回路2の出力dと、第2の遅延信号Cが
第2の論理回路3に入力され、この出力として、書き込
み指示信号aが有効となった16千1秒後に有効となり
、その後160+1秒間だけ有効となる書き込みタイミ
ング信号eが得られる。この書き込みタイミング信号e
は、記憶回路6にデータhが入力されている間の160
+1秒だけ有効になる。このような書き込みタイミング
信号eを記憶回路6のライト入力に入れることにより、
確実にデータを書き込むことが可能となる。
第2の論理回路3に入力され、この出力として、書き込
み指示信号aが有効となった16千1秒後に有効となり
、その後160+1秒間だけ有効となる書き込みタイミ
ング信号eが得られる。この書き込みタイミング信号e
は、記憶回路6にデータhが入力されている間の160
+1秒だけ有効になる。このような書き込みタイミング
信号eを記憶回路6のライト入力に入れることにより、
確実にデータを書き込むことが可能となる。
次に、不正な書き込み指示信号aが発生した場合の動作
を説明する。(第3図B参照)この不正な書き込み指示
信号aは、アドレス信号fの各ピットの変化時刻のずれ
により、第3図Bのような形で発生し、信号の幅は1o
+1秒以下である。
を説明する。(第3図B参照)この不正な書き込み指示
信号aは、アドレス信号fの各ピットの変化時刻のずれ
により、第3図Bのような形で発生し、信号の幅は1o
+1秒以下である。
不正な書き込み指示信号&が遅延回路1に入力されると
、第1の遅延信号b、第2の遅延信号Cともに不正な信
号が発生する。しかし、第1の遅延信号すは書き込み指
示信号aよりも16千1秒だけ遅延しているので、第1
の遅延信号すと書き込み指示信号aが同時に有効となる
ことはない。このため、第1の遅延回路2の出力が有効
となることはなく、それ故、第2の論理回路3の出力す
なわち書き込みタイミング信号θが有効となることはな
い。以上のように、不正な書き込み指示信号aが発生し
た場合でも誤動作を防ぐことができる。
、第1の遅延信号b、第2の遅延信号Cともに不正な信
号が発生する。しかし、第1の遅延信号すは書き込み指
示信号aよりも16千1秒だけ遅延しているので、第1
の遅延信号すと書き込み指示信号aが同時に有効となる
ことはない。このため、第1の遅延回路2の出力が有効
となることはなく、それ故、第2の論理回路3の出力す
なわち書き込みタイミング信号θが有効となることはな
い。以上のように、不正な書き込み指示信号aが発生し
た場合でも誤動作を防ぐことができる。
上で説明したように、デイレイラインとNORゲー)、
NANI)ゲートをそれぞれ一つずつ用いるという簡単
な構成で、記憶回路にデータを書き込む際に必要となる
タイミング信号を発生させることと、誤動作を防ぐこと
が実現できる回路が得られた。この回路構成では、記憶
回路にデータを書き込む際にライト入力を有効にしなけ
ればならない時間や、アドレス信号の変化のずれが上述
の例とは異なっていても、遅延回路の遅延時間を調整す
ることで簡単に対応することが可能である。
NANI)ゲートをそれぞれ一つずつ用いるという簡単
な構成で、記憶回路にデータを書き込む際に必要となる
タイミング信号を発生させることと、誤動作を防ぐこと
が実現できる回路が得られた。この回路構成では、記憶
回路にデータを書き込む際にライト入力を有効にしなけ
ればならない時間や、アドレス信号の変化のずれが上述
の例とは異なっていても、遅延回路の遅延時間を調整す
ることで簡単に対応することが可能である。
発明の効果
本発明は、書き込み指示信号を入力とし、これを一定時
間だけ遅延させた第1の遅延信号と、第1の遅延信号を
更に所定の時間遅延させた第2の遅延信号を出力する遅
延回路と、書き込み指示信号と第1の遅延信号を入力と
し、この2つの信号が共に有効になっている時に出力が
有効となる第1の論理回路と、第1の論理回路の出力と
第2の遅延信号を入力とし、第1の論理回路の出力が有
効でかつ第2の遅延信号が有効でない時に有効となる書
き込みタイミング信号を出力する第2の論理回路から構
成されている。
間だけ遅延させた第1の遅延信号と、第1の遅延信号を
更に所定の時間遅延させた第2の遅延信号を出力する遅
延回路と、書き込み指示信号と第1の遅延信号を入力と
し、この2つの信号が共に有効になっている時に出力が
有効となる第1の論理回路と、第1の論理回路の出力と
第2の遅延信号を入力とし、第1の論理回路の出力が有
効でかつ第2の遅延信号が有効でない時に有効となる書
き込みタイミング信号を出力する第2の論理回路から構
成されている。
上記の回路構成を採ると、不正な書き込み指示信号が発
生した場合、この不正な信号の幅よりも長い時間だけ書
き込み指示信号を遅延させた第1の遅延信号と、この不
正な書き込み指示信号の両方が有効になっている時間だ
け出力を有効にする第1の論理回路により、不正な書き
込み指示信号を抑制することができる。また、記憶回路
に書き込みを行う場合、第1の遅延信号が有効になった
後、第2の遅延信号が有効になるまでの間だけ出力を有
効とする第2の論理回路により、記憶回路にデータを書
き込む際に必要な書き込みタイミング信号を発生するこ
とができる。
生した場合、この不正な信号の幅よりも長い時間だけ書
き込み指示信号を遅延させた第1の遅延信号と、この不
正な書き込み指示信号の両方が有効になっている時間だ
け出力を有効にする第1の論理回路により、不正な書き
込み指示信号を抑制することができる。また、記憶回路
に書き込みを行う場合、第1の遅延信号が有効になった
後、第2の遅延信号が有効になるまでの間だけ出力を有
効とする第2の論理回路により、記憶回路にデータを書
き込む際に必要な書き込みタイミング信号を発生するこ
とができる。
本発明は、上述の回路構成と動作を実現することにより
、記憶回路への書き込みを確実に行うことができる書き
込みタイミング信号を簡単な回路構成で得ることができ
るものである。
、記憶回路への書き込みを確実に行うことができる書き
込みタイミング信号を簡単な回路構成で得ることができ
るものである。
第1図は本発明の一実施例における書き込みタイミング
信号発生回路の回路図、第2図は第1図の回路を適用し
た記憶回路とその周辺回路の構成図、第3図人、Bは各
々第2図の各部の信号波形図、第4図は従来例の記憶回
路及びその周辺回路の構成図、第6図A、Bは各々第4
図の各部の信号波形図である。 1・・・・・・遅延回路、2・・・・・・第1の論理回
路、3・・・・・・第2の論理回路、a・・・・・・書
き込み指示信号、b・・・・・・第1の遅延信号、C・
・・・・・第2の遅延信号、e・・・・・・書き込みタ
イミング信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第3
図 ワ □
信号発生回路の回路図、第2図は第1図の回路を適用し
た記憶回路とその周辺回路の構成図、第3図人、Bは各
々第2図の各部の信号波形図、第4図は従来例の記憶回
路及びその周辺回路の構成図、第6図A、Bは各々第4
図の各部の信号波形図である。 1・・・・・・遅延回路、2・・・・・・第1の論理回
路、3・・・・・・第2の論理回路、a・・・・・・書
き込み指示信号、b・・・・・・第1の遅延信号、C・
・・・・・第2の遅延信号、e・・・・・・書き込みタ
イミング信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第3
図 ワ □
Claims (1)
- 書き込み指示信号を入力とし、前記書き込み指示信号
を一定時間だけ遅延させた第1の遅延信号と、前記第1
の遅延信号を所定の時間遅延させた第2の遅延信号を出
力する遅延回路と、入力として前記書き込み指示信号と
、前記第1の遅延信号を受けとり、前記入力の状態が共
に有効となっている時に出力を有効とする第1の論理回
路と、前記第1の論理回路の出力と、前記第2の遅延信
号を入力とし、前記第1の論理回路の出力が有効となっ
ておりかつ前記第2の遅延信号が有効となっていない時
に出力を有効とする第2の論理回路を具備し、前記書き
込み指示信号を受けとると、記憶回路に書き込みを行う
ために必要な書き込みタイミング信号を前記第2の論理
回路の出力に得るように構成したことを特徴とする、書
き込みタイミング信号発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63026086A JPH01202021A (ja) | 1988-02-05 | 1988-02-05 | 書き込みタイミング信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63026086A JPH01202021A (ja) | 1988-02-05 | 1988-02-05 | 書き込みタイミング信号発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01202021A true JPH01202021A (ja) | 1989-08-15 |
Family
ID=12183806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63026086A Pending JPH01202021A (ja) | 1988-02-05 | 1988-02-05 | 書き込みタイミング信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01202021A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6573772B1 (en) | 2000-06-30 | 2003-06-03 | Intel Corporation | Method and apparatus for locking self-timed pulsed clock |
JP2006015003A (ja) * | 2004-07-02 | 2006-01-19 | Samii Kk | 遊技機 |
JP2006015002A (ja) * | 2004-07-02 | 2006-01-19 | Samii Kk | 遊技機 |
-
1988
- 1988-02-05 JP JP63026086A patent/JPH01202021A/ja active Pending
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