JP3088144B2 - Fifoリセット回路 - Google Patents
Fifoリセット回路Info
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- JP3088144B2 JP3088144B2 JP03221197A JP22119791A JP3088144B2 JP 3088144 B2 JP3088144 B2 JP 3088144B2 JP 03221197 A JP03221197 A JP 03221197A JP 22119791 A JP22119791 A JP 22119791A JP 3088144 B2 JP3088144 B2 JP 3088144B2
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- Japan
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- fifo
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明はFIFO(Fast−I
N・Fast−OUT)リセット回路に係り、特に2つ
のFIFOを並列に使用する場合に、2つのFIFOの
遅延量が一致しないときや、オーバーフローやアンダー
フローを起こしたときに生じる出力データの誤りを検出
することによりFIFOを正常に動作させるためのFI
FOのリセット回路に関するものである。
N・Fast−OUT)リセット回路に係り、特に2つ
のFIFOを並列に使用する場合に、2つのFIFOの
遅延量が一致しないときや、オーバーフローやアンダー
フローを起こしたときに生じる出力データの誤りを検出
することによりFIFOを正常に動作させるためのFI
FOのリセット回路に関するものである。
【0002】
【従来の技術】従来のFIFOリセット回路の一例を図
3に示し説明する。この図3において、21は入力デー
タaが印加されるデータ入力端子で、このデータ入力端
子21から入力した入力データaは書き込みクロック入
力端子22より入力した書き込みクロックbのタイミン
グでFIFO23とFIFO24に書き込まれ、読み出
しクロックhのタイミングでFIFO23から読み出し
データcが読み出されると共にFIFO24から読み出
しデータdが読み出される。そして、図3の動作説明に
供するタイミング図である図4に示すように、何れか一
方のFIFOにオーバーフローかアンダーフローが発生
し出力データが誤ったときや、データを書き込んでから
読み出されるまでの遅延量が2つのFIFOで何れかが
ずれているときなど、図4の(d)に示す読み出しデー
タcと図4の(e)に示す読み出しデータdは一致しな
い。そして、比較回路25はこの読み出しデータcと読
み出しデータdを比較して、データが一致していないと
きはリセット信号fをFIFO23とFIFO24のリ
セット入力へ出力すると共に計数器26へ出力する。こ
の計数器26はリセット信号fを入力して一定区間のイ
ンヒビット信号gを出力し論理積回路28にて読み出し
クロック入力端子27からのクロックeをインヒビット
として読み出しクロックhを停止する。
3に示し説明する。この図3において、21は入力デー
タaが印加されるデータ入力端子で、このデータ入力端
子21から入力した入力データaは書き込みクロック入
力端子22より入力した書き込みクロックbのタイミン
グでFIFO23とFIFO24に書き込まれ、読み出
しクロックhのタイミングでFIFO23から読み出し
データcが読み出されると共にFIFO24から読み出
しデータdが読み出される。そして、図3の動作説明に
供するタイミング図である図4に示すように、何れか一
方のFIFOにオーバーフローかアンダーフローが発生
し出力データが誤ったときや、データを書き込んでから
読み出されるまでの遅延量が2つのFIFOで何れかが
ずれているときなど、図4の(d)に示す読み出しデー
タcと図4の(e)に示す読み出しデータdは一致しな
い。そして、比較回路25はこの読み出しデータcと読
み出しデータdを比較して、データが一致していないと
きはリセット信号fをFIFO23とFIFO24のリ
セット入力へ出力すると共に計数器26へ出力する。こ
の計数器26はリセット信号fを入力して一定区間のイ
ンヒビット信号gを出力し論理積回路28にて読み出し
クロック入力端子27からのクロックeをインヒビット
として読み出しクロックhを停止する。
【0003】図3の動作説明に供するタイムチャートで
ある図4および図5において、(a)は書き込みクロッ
クbを示したものであり、(b)は入力データa、
(c)はクロックe、(d)は読み出しデータc、
(e)は読み出しデータd、(f)はリセット信号fを
示したものである。なお、この図4,5において、斜線
部はデータの誤っているところを示す。
ある図4および図5において、(a)は書き込みクロッ
クbを示したものであり、(b)は入力データa、
(c)はクロックe、(d)は読み出しデータc、
(e)は読み出しデータd、(f)はリセット信号fを
示したものである。なお、この図4,5において、斜線
部はデータの誤っているところを示す。
【0004】
【発明が解決しようとする課題】この従来のFIFOリ
セット回路では、図4に示すように、データを書き込ん
でから読み出されるまでの遅延量が2つのFIFOでず
れているときや何れか一方のFIFOにオーバーフロー
やアンダーフロー等が発生したときのみデータの誤り
(図中の斜線部)を検出できた。ところが、タイミング
図である図5に示すように、データが読み出されるまで
の遅延量のずれが2つのFIFOで同時に発生したと
き、またオーバーフローやアンダーフローが同時に発生
し、2つのFIFOから読み出したデータが同じように
誤ったときなどはデータの誤り(斜線部)を検出するこ
とが不可能となり、FIFOのリセットができず誤った
データをそのまま伝送してしまうという課題があった。
セット回路では、図4に示すように、データを書き込ん
でから読み出されるまでの遅延量が2つのFIFOでず
れているときや何れか一方のFIFOにオーバーフロー
やアンダーフロー等が発生したときのみデータの誤り
(図中の斜線部)を検出できた。ところが、タイミング
図である図5に示すように、データが読み出されるまで
の遅延量のずれが2つのFIFOで同時に発生したと
き、またオーバーフローやアンダーフローが同時に発生
し、2つのFIFOから読み出したデータが同じように
誤ったときなどはデータの誤り(斜線部)を検出するこ
とが不可能となり、FIFOのリセットができず誤った
データをそのまま伝送してしまうという課題があった。
【0005】
【課題を解決するための手段】本発明のFIFOリセッ
ト回路は、2個のFIFOを並列に使用して異速度間の
データの平滑化を行うデジタル通信装置において、書き
込みクロックのタイミングで入力データを書き込む第1
のFIFOと、この第1のFIFOに書き込まれる上記
入力データを遅延させる第1の遅延回路と、この第1の
遅延回路の出力を上記書き込みクロックのタイミングで
書き込む第2のFIFOと、上記第1のFIFOから読
み出しクロックのタイミングで読み出された出力データ
を上記第1の遅延回路と同じ遅延量で遅延させる第2の
遅延回路と、上記読み出しクロックで上記第2のFIF
Oから読み出した出力データと上記第2の遅延回路の出
力データとを入力し、2つのデータが一致していないと
きはリセット信号を上記第1のFIFOと上記第2のF
IFOへ出力する比較回路とから構成されるものであ
る。
ト回路は、2個のFIFOを並列に使用して異速度間の
データの平滑化を行うデジタル通信装置において、書き
込みクロックのタイミングで入力データを書き込む第1
のFIFOと、この第1のFIFOに書き込まれる上記
入力データを遅延させる第1の遅延回路と、この第1の
遅延回路の出力を上記書き込みクロックのタイミングで
書き込む第2のFIFOと、上記第1のFIFOから読
み出しクロックのタイミングで読み出された出力データ
を上記第1の遅延回路と同じ遅延量で遅延させる第2の
遅延回路と、上記読み出しクロックで上記第2のFIF
Oから読み出した出力データと上記第2の遅延回路の出
力データとを入力し、2つのデータが一致していないと
きはリセット信号を上記第1のFIFOと上記第2のF
IFOへ出力する比較回路とから構成されるものであ
る。
【0006】
【作用】本発明においては、第1のFIFOに入力する
データを第1の遅延回路で遅延して第2のFIFOに入
力し、第1のFIFOの読み出しデータを第2の遅延回
路で遅延して遅延データを得、この遅延データと第2の
FIFOの読み出しデータとを比較回路で比較しデータ
誤りを検出し、リセットする。
データを第1の遅延回路で遅延して第2のFIFOに入
力し、第1のFIFOの読み出しデータを第2の遅延回
路で遅延して遅延データを得、この遅延データと第2の
FIFOの読み出しデータとを比較回路で比較しデータ
誤りを検出し、リセットする。
【0007】
【実施例】図1は本発明によるFIFOリセット回路の
一実施例を示すブロック図である。この図1において、
1は入力データaが印加されるデータ入力端子、2は書
き込みクロック入力端子、3は書き込みクロックbのタ
イミングで入力データを書き込むFIFO、4はこのF
IFO3に書き込まれる入力データaを遅延させる遅延
回路、5はこの遅延回路4の出力を書き込みクロックb
のタイミングで書き込むFIFO、6はFIFO3から
読み出しクロックfのタイミングで読み出された出力デ
ータを遅延回路4と同じ遅延量で遅延させる遅延回路、
7は読み出しクロックでFIFO5から読み出した出力
データと遅延回路6の出力データgとを入力し、2つの
データが一致していないときはリセット信号をFIFO
3とFIFO4へ出力する比較回路、8は計数器、9は
読み出しクロック入力端子、10は計数器8からのイン
ヒビット信号iと読み出しクロック入力端子9よりのク
ロックjを入力とし論理積をとる論理積回路で、この論
理積回路10の出力である読み出しクロックfはFIF
O3,5と遅延回路6に供給されるよう、構成されてい
る。
一実施例を示すブロック図である。この図1において、
1は入力データaが印加されるデータ入力端子、2は書
き込みクロック入力端子、3は書き込みクロックbのタ
イミングで入力データを書き込むFIFO、4はこのF
IFO3に書き込まれる入力データaを遅延させる遅延
回路、5はこの遅延回路4の出力を書き込みクロックb
のタイミングで書き込むFIFO、6はFIFO3から
読み出しクロックfのタイミングで読み出された出力デ
ータを遅延回路4と同じ遅延量で遅延させる遅延回路、
7は読み出しクロックでFIFO5から読み出した出力
データと遅延回路6の出力データgとを入力し、2つの
データが一致していないときはリセット信号をFIFO
3とFIFO4へ出力する比較回路、8は計数器、9は
読み出しクロック入力端子、10は計数器8からのイン
ヒビット信号iと読み出しクロック入力端子9よりのク
ロックjを入力とし論理積をとる論理積回路で、この論
理積回路10の出力である読み出しクロックfはFIF
O3,5と遅延回路6に供給されるよう、構成されてい
る。
【0008】図2は図1の動作説明に供するタイムチャ
ートで、(a)は書き込みクロックbを示したものであ
り、(b)は入力データa、(c)は遅延データc、
(d)は読み出しクロックf、(e)は読み出しデータ
d、(f)は読み出しデータe、(g)は遅延データ
g、(h)はリセット信号hを示したものである。な
お、斜線部はデータの誤っているところを示す。そし
て、HはHレベルを示し、LはLレベルを示す。
ートで、(a)は書き込みクロックbを示したものであ
り、(b)は入力データa、(c)は遅延データc、
(d)は読み出しクロックf、(e)は読み出しデータ
d、(f)は読み出しデータe、(g)は遅延データ
g、(h)はリセット信号hを示したものである。な
お、斜線部はデータの誤っているところを示す。そし
て、HはHレベルを示し、LはLレベルを示す。
【0009】つぎに図1に示す実施例の動作図2を参照
して説明する。まず、入力端子1から入力した入力デー
タa(図2の(b))は入力端子2から入力した書き込
みクロックb(図2の(a))のタイミングでFIFO
3へ書き込まれる。遅延回路4は入力データaを書き込
みクロックbで1ビット遅延させた遅延データc(図2
の(c))をFIFO5へ出力し、このFIFO5では
遅延データcを書き込みクロックbのタイミングで書き
込む。そして、FIFO3とFIFO5に書き込まれた
データは読み出しクロックf(図2の(d))のタイミ
ングでFIFO3からは読み出しデータd(図2の
(e))が、FIFO5からは読み出しデータe(図2
の(f))がそれぞれ読み出される。FIFO3から読
み出された読み出しデータdは遅延回路6に入力され、
読み出しクロックfで1ビット遅延され遅延データg
(図2の(g))として出力される。
して説明する。まず、入力端子1から入力した入力デー
タa(図2の(b))は入力端子2から入力した書き込
みクロックb(図2の(a))のタイミングでFIFO
3へ書き込まれる。遅延回路4は入力データaを書き込
みクロックbで1ビット遅延させた遅延データc(図2
の(c))をFIFO5へ出力し、このFIFO5では
遅延データcを書き込みクロックbのタイミングで書き
込む。そして、FIFO3とFIFO5に書き込まれた
データは読み出しクロックf(図2の(d))のタイミ
ングでFIFO3からは読み出しデータd(図2の
(e))が、FIFO5からは読み出しデータe(図2
の(f))がそれぞれ読み出される。FIFO3から読
み出された読み出しデータdは遅延回路6に入力され、
読み出しクロックfで1ビット遅延され遅延データg
(図2の(g))として出力される。
【0010】つぎに、比較回路7は遅延データgと読み
出しデータeとを入力して、各々のデータの比較を行い
一致、不一致を検出し、一致している場合はHレベル、
不一致の場合はLレベルとなるリセット信号hを(図2
の(h))をFIFO3,5と計数器8へ出力する。こ
の計数器8はリセット信号hを入力して、そのリセット
信号hがHレベルのときはそのままHレベルを出力し、
リセット信号hがLレベルのときはLレベル入力時点か
ら一定区間Lレベルとなるインヒビット信号iを論理積
回路10に出力する。この論理積回路10はインヒビッ
ト信号iのLレベルの区間、読み出しクロック入力端子
9からのクロックjをインヒビットして読み出しクロッ
クfを出力する。
出しデータeとを入力して、各々のデータの比較を行い
一致、不一致を検出し、一致している場合はHレベル、
不一致の場合はLレベルとなるリセット信号hを(図2
の(h))をFIFO3,5と計数器8へ出力する。こ
の計数器8はリセット信号hを入力して、そのリセット
信号hがHレベルのときはそのままHレベルを出力し、
リセット信号hがLレベルのときはLレベル入力時点か
ら一定区間Lレベルとなるインヒビット信号iを論理積
回路10に出力する。この論理積回路10はインヒビッ
ト信号iのLレベルの区間、読み出しクロック入力端子
9からのクロックjをインヒビットして読み出しクロッ
クfを出力する。
【0011】そして、図2にこの図1の動作タイミング
を示す。FIFO3とFIFO5で同時にアンダーフロ
ーやオーバーフローが発生したとき、または何らかの原
因で出力データが誤ったとき、例えば、図中の斜線部が
誤って出力されたと仮定した場合には、比較回路7にて
この誤り部分が検出され、リセット信号hとして出力さ
れる。
を示す。FIFO3とFIFO5で同時にアンダーフロ
ーやオーバーフローが発生したとき、または何らかの原
因で出力データが誤ったとき、例えば、図中の斜線部が
誤って出力されたと仮定した場合には、比較回路7にて
この誤り部分が検出され、リセット信号hとして出力さ
れる。
【0012】
【発明の効果】以上説明したように本発明は、第1のF
IFOに入力するデータを第1の遅延回路で遅延して第
2のFIFOに入力し、第1のFIFOの読み出しデー
タを第2の遅延回路で遅延して遅延データを得、この遅
延データと第2のFIFOの読み出しデータとを比較回
路で比較しデータ誤りを検出し、リセットするようにし
たので、2つのFIFOを並列に使用したときにオーバ
ーフローやアンダーフロー等が同時に発生し、両方のF
IFOから読み出したデータが同じように誤った場合の
データ誤りを検出することができるという効果を有す
る。
IFOに入力するデータを第1の遅延回路で遅延して第
2のFIFOに入力し、第1のFIFOの読み出しデー
タを第2の遅延回路で遅延して遅延データを得、この遅
延データと第2のFIFOの読み出しデータとを比較回
路で比較しデータ誤りを検出し、リセットするようにし
たので、2つのFIFOを並列に使用したときにオーバ
ーフローやアンダーフロー等が同時に発生し、両方のF
IFOから読み出したデータが同じように誤った場合の
データ誤りを検出することができるという効果を有す
る。
【図1】本発明によるFIFOリセット回路の一実施例
を示すブロック図である。
を示すブロック図である。
【図2】図1の動作説明に供するタイムチャートであ
る。
る。
【図3】従来のFIFOリセット回路の一例を示すブロ
ック図である。
ック図である。
【図4】図3の動作説明に供するタイムチャートであ
る。
る。
【図5】図3の動作説明に供するタイムチャートであ
る。
る。
1 データ入力端子 2 書き込みクロック入力端子 3 FIFO回路 4 遅延回路 5 FIFO回路 6 遅延回路 7 比較回路 8 計数器 9 読み出しクロック入力端子 10 論理積回路
フロントページの続き (56)参考文献 特開 昭62−3482(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 7/00 318 G06F 5/06 H04L 13/00 WPI(DIALOG)
Claims (1)
- 【請求項1】 2個のFIFOを並列に使用して異速度
間のデータの平滑化を行うデジタル通信装置において、
書き込みクロックのタイミングで入力データを書き込む
第1のFIFOと、この第1のFIFOに書き込まれる
前記入力データを遅延させる第1の遅延回路と、この第
1の遅延回路の出力を前記書き込みクロックのタイミン
グで書き込む第2のFIFOと、前記第1のFIFOか
ら読み出しクロックのタイミングで読み出された出力デ
ータを前記第1の遅延回路と同じ遅延量で遅延させる第
2の遅延回路と、前記読み出しクロックで前記第2のF
IFOから読み出した出力データと前記第2の遅延回路
の出力データとを入力し,2つのデータが一致していな
いときはリセット信号を前記第1のFIFOと前記第2
のFIFOへ出力する比較回路とから構成されることを
特徴とするFIFOリセット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03221197A JP3088144B2 (ja) | 1991-08-07 | 1991-08-07 | Fifoリセット回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03221197A JP3088144B2 (ja) | 1991-08-07 | 1991-08-07 | Fifoリセット回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0541079A JPH0541079A (ja) | 1993-02-19 |
JP3088144B2 true JP3088144B2 (ja) | 2000-09-18 |
Family
ID=16762994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03221197A Expired - Fee Related JP3088144B2 (ja) | 1991-08-07 | 1991-08-07 | Fifoリセット回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3088144B2 (ja) |
-
1991
- 1991-08-07 JP JP03221197A patent/JP3088144B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0541079A (ja) | 1993-02-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |