JPS6316711A - タイミング装置 - Google Patents
タイミング装置Info
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- JPS6316711A JPS6316711A JP61166544A JP16654486A JPS6316711A JP S6316711 A JPS6316711 A JP S6316711A JP 61166544 A JP61166544 A JP 61166544A JP 16654486 A JP16654486 A JP 16654486A JP S6316711 A JPS6316711 A JP S6316711A
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- flip
- flop
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- 230000004044 response Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 description 33
- 230000008859 change Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G7/00—Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/18—Circuits for visual indication of the result
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Microcomputers (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は、タロツクパルス源を持ったタイマ回路の動
作(進み)を制御するための回路、特に、上記クロック
パルス源と同期して込ない第2のクロックパルス源が別
に設けられていて、この第2のクロックパルス源によっ
てタイマか進められるような場合に用いられるタイマ回
路制御回路に関する。
作(進み)を制御するための回路、特に、上記クロック
パルス源と同期して込ない第2のクロックパルス源が別
に設けられていて、この第2のクロックパルス源によっ
てタイマか進められるような場合に用いられるタイマ回
路制御回路に関する。
単一チップマイクロコンピュータ(CPU)ノ多くは1
又はそれ以上のタイマあるいはタイマ・カウンタを備え
ている。これらのタイマはマイクロコンピュータのマス
ク(主)クロック信号に同期して進められ、適当なマイ
クロコンピュータタイマ読出し命令を実行することによ
って読出される。
又はそれ以上のタイマあるいはタイマ・カウンタを備え
ている。これらのタイマはマイクロコンピュータのマス
ク(主)クロック信号に同期して進められ、適当なマイ
クロコンピュータタイマ読出し命令を実行することによ
って読出される。
この読出し命令は、タイマの読出しが行=bれる時のタ
イマ中の値か有効であるように(即ち、安定した計数値
であるように)するために、CPU内部用 タロツクA1言号に同期して実行される。このような同
期化はタイマを進める信号がタイマの値を読出す信号と
同期しているので可能である。
イマ中の値か有効であるように(即ち、安定した計数値
であるように)するために、CPU内部用 タロツクA1言号に同期して実行される。このような同
期化はタイマを進める信号がタイマの値を読出す信号と
同期しているので可能である。
ある構成においては、マイクロコンピュータ内部クロッ
クパルスに対して完全に非同期の外部クロック信号によ
ってタイマがクロックされることがある。このような場
合、このタイマを内部クロック信号に同期した信号で読
み出すと、読出しが不正確になってしまうことが考えら
れる。この場合、タイマの読出しを正しくするためには
、精密な同期回路が必要となる。
クパルスに対して完全に非同期の外部クロック信号によ
ってタイマがクロックされることがある。このような場
合、このタイマを内部クロック信号に同期した信号で読
み出すと、読出しが不正確になってしまうことが考えら
れる。この場合、タイマの読出しを正しくするためには
、精密な同期回路が必要となる。
この発明によれば、タイミング装置は、タイマ回路、こ
のタイマ回路を周期的に進めるための時間的な間隔を有
する第1の信号を生成する第1のタロツク手段と、命令
を受けるとタイマの内容を読出す手段とを備えている。
のタイマ回路を周期的に進めるための時間的な間隔を有
する第1の信号を生成する第1のタロツク手段と、命令
を受けるとタイマの内容を読出す手段とを備えている。
読出しは、タイマの各進み動作に同期して、かつ、それ
から遅れた時間に行われ、それによって、タイマは各読
出し時に安定した信号を発生する。
から遅れた時間に行われ、それによって、タイマは各読
出し時に安定した信号を発生する。
さらに、このタイミング装置が、第2のクロック手段に
よって生成され、第1のクロック信号よりも低い周波数
を持ちかつ第1のクロック手段の信号に対して非同期関
係にある時間的間隔を有する別の信号を正確に受容し得
るようにするために、上記第2のクロック手段からの信
号の各々を受けて、この各信号を受は取ったことを示す
情報を記憶する手段と、この記憶された情報と上記第1
のクロック手段のパルス中の次に生じたパルスとを同時
に受は取ってタイマを進める手段と、このタイマの進み
動作に応答して上記記憶された情報を放出又は消去する
手段とが設けられてAる。
よって生成され、第1のクロック信号よりも低い周波数
を持ちかつ第1のクロック手段の信号に対して非同期関
係にある時間的間隔を有する別の信号を正確に受容し得
るようにするために、上記第2のクロック手段からの信
号の各々を受けて、この各信号を受は取ったことを示す
情報を記憶する手段と、この記憶された情報と上記第1
のクロック手段のパルス中の次に生じたパルスとを同時
に受は取ってタイマを進める手段と、このタイマの進み
動作に応答して上記記憶された情報を放出又は消去する
手段とが設けられてAる。
第1図はこの発明の好ましい実施例による同期回路を備
えたタイミング装置を示し、一点鎖線1゜よシ下側に示
した素子は全て、従来のマイクロプロセッサ回路に用い
られて込るような従来のタイミング装置の構成素子であ
る。線10よシ上側に示す素子がこの発明の好ましい実
施例を構成する。
えたタイミング装置を示し、一点鎖線1゜よシ下側に示
した素子は全て、従来のマイクロプロセッサ回路に用い
られて込るような従来のタイミング装置の構成素子であ
る。線10よシ上側に示す素子がこの発明の好ましい実
施例を構成する。
第1図には、マイクロプロセッサ回路素子の中、この発
明の詳細な説明に必要な基本的なもののみが示されてい
る。
明の詳細な説明に必要な基本的なもののみが示されてい
る。
マスタクロックパルス源11は、第1図に示すような周
期P工を持った周期的なパルスを生成する。
期P工を持った周期的なパルスを生成する。
Dタイプフリップフロップは、そのC人力に負から正方
向に向かう電圧遷移(NPT )を受けると、D入力に
供給された信号と同じ値を持った信号をそのQ出力に生
成する。慣例に従って、論理Oは比較的低い電圧信号を
表わし、論理1は比較的高い電圧信号を表わすものとす
る。場合によシ、これらの信号の値は逆の関係にするこ
ともできる。
向に向かう電圧遷移(NPT )を受けると、D入力に
供給された信号と同じ値を持った信号をそのQ出力に生
成する。慣例に従って、論理Oは比較的低い電圧信号を
表わし、論理1は比較的高い電圧信号を表わすものとす
る。場合によシ、これらの信号の値は逆の関係にするこ
ともできる。
フリップフロップ14のQ出力(これは常に、Q出力と
反対の論理値を持つ)かD入力に接続されている。フリ
ップフロップ14のQ出力かD入力に結合されているこ
とによシ、フリップフロップ14は、そのC入力に負か
ら正への電圧遷移(NPT )が供給される度に、その
Q出力において論理0と論理1の間で状態が切換わる。
反対の論理値を持つ)かD入力に接続されている。フリ
ップフロップ14のQ出力かD入力に結合されているこ
とによシ、フリップフロップ14は、そのC入力に負か
ら正への電圧遷移(NPT )が供給される度に、その
Q出力において論理0と論理1の間で状態が切換わる。
クリップフロップ14のQ出力は、更に、ANDゲート
16の一方の入力に結合されている。タイマ読出し信号
(これはマイクロプロセッサ内で生成すれる)かAND
ゲート16の第2の人力に供給される。
16の一方の入力に結合されている。タイマ読出し信号
(これはマイクロプロセッサ内で生成すれる)かAND
ゲート16の第2の人力に供給される。
ANDゲート16の出力はタイマ読出しバッファ18に
結合されている。フリップフロップ14のQ出力はDタ
イプフリップフロップ20のC入力に結合されている。
結合されている。フリップフロップ14のQ出力はDタ
イプフリップフロップ20のC入力に結合されている。
クリップフロップ20、フリップフロップ228(他は
図示せず)は点線のボックス26で示すタイマ回路24
の一部を構成している。タイマ24のフリップフロップ
20.22・・・の各Q出力はタイマ読出しバッファ1
8に結合されてAる。フリップフロップ20のQ出力は
フリップフロップ22のC入力に結合されている。フリ
ップフロップ22のQ出力は次段のタイマフリツプフロ
ツープ(図示せず)のC入力に結合されており、以下、
タイマ24に設けられて贋る全てのフリップフロップに
対して同様の接続が行われている。各タイマフリップフ
ロップのQ出力は、フリップフロップ22に示すように
、自身のD入力に結合されているが、フリップフロップ
20については、従来のタイマでは通常設けられている
接続20a(Q出力とD入力間を結ぶ点線で示す)は、
この発明に従って設けられない。
図示せず)は点線のボックス26で示すタイマ回路24
の一部を構成している。タイマ24のフリップフロップ
20.22・・・の各Q出力はタイマ読出しバッファ1
8に結合されてAる。フリップフロップ20のQ出力は
フリップフロップ22のC入力に結合されている。フリ
ップフロップ22のQ出力は次段のタイマフリツプフロ
ツープ(図示せず)のC入力に結合されており、以下、
タイマ24に設けられて贋る全てのフリップフロップに
対して同様の接続が行われている。各タイマフリップフ
ロップのQ出力は、フリップフロップ22に示すように
、自身のD入力に結合されているが、フリップフロップ
20については、従来のタイマでは通常設けられている
接続20a(Q出力とD入力間を結ぶ点線で示す)は、
この発明に従って設けられない。
一点鎖線10よシ下側に示したタイマ回路が一部を構成
して贋るマイクロプロセッサ回路内で生成された装置(
システム)リセット信号がタイマ24中のフリップフロ
ップ20.22・・・のR(リセット)入力に供給され
る。
して贋るマイクロプロセッサ回路内で生成された装置(
システム)リセット信号がタイマ24中のフリップフロ
ップ20.22・・・のR(リセット)入力に供給され
る。
以上説明したタイミング回路、即ち、第1図の一点鎖線
10よシ下側に示した素子の動作を第2図に示した波形
を参照し、かつ、フリップフロップ20の点線で示した
接続20aが設けられているものとして説明する。第2
図に示す波形及びその各部を、以下、波形2××、パル
ス2××、遷移2××と呼ぶことにする。XXは2桁の
数字である。従って、例えば、装置リセット波形204
中の正から負への遷移202はタイマ回路24中のフリ
ップフロップ20.22・・・tリセットする。この遷
移202と同じ時点でフリップフロップ14がセット、
即ち、そのQ出力が論理1となるものとする。第2図の
φ1波形206を参照。連続して発生するマスククロツ
タ波形208の負から正への遷移パルス210.212
.214・・・かフリップフロップ14をそのセット状
態とリセット状態との間で状態変化させる。即ち、フリ
ップフロップ14はマスタクロックパルス源11からの
パルスに応答して、そのQ出力(波形φ1参照)が論理
1と論理0との間で状態が切換わり、そのQ出力が論理
Oと論理1の間で状態が切換わる。第2図に示されてい
ないが、Q出力はQ出力の補でおる。
10よシ下側に示した素子の動作を第2図に示した波形
を参照し、かつ、フリップフロップ20の点線で示した
接続20aが設けられているものとして説明する。第2
図に示す波形及びその各部を、以下、波形2××、パル
ス2××、遷移2××と呼ぶことにする。XXは2桁の
数字である。従って、例えば、装置リセット波形204
中の正から負への遷移202はタイマ回路24中のフリ
ップフロップ20.22・・・tリセットする。この遷
移202と同じ時点でフリップフロップ14がセット、
即ち、そのQ出力が論理1となるものとする。第2図の
φ1波形206を参照。連続して発生するマスククロツ
タ波形208の負から正への遷移パルス210.212
.214・・・かフリップフロップ14をそのセット状
態とリセット状態との間で状態変化させる。即ち、フリ
ップフロップ14はマスタクロックパルス源11からの
パルスに応答して、そのQ出力(波形φ1参照)が論理
1と論理0との間で状態が切換わり、そのQ出力が論理
Oと論理1の間で状態が切換わる。第2図に示されてい
ないが、Q出力はQ出力の補でおる。
フリップフロップ14がそのQ出力において論理0から
論理1に状態変化するたびに(例えば、波形206にお
ける時点218)、その結果としてタイマのフリップフ
ロップ20■C入力端子に現われる負から正への遷移に
応答してフリップフロップ20は状態がセット状態から
リセット状態へ、又は、リセット状態からセット状態に
切換わる。フリップフロップ20がセットからリセット
状態に変化して、Q出力が論理0出力から論理1出力に
変わるたびに、フリップフロップ22(タイマ24のビ
ット1)がセットからリセット状態又はリセットからセ
ット状態に状態が切換わる。従って、例えば負から正へ
の遷移218によってフリップフロップ20Cタイマの
ビット0とも呼ぶ)か第2図のビット0波形220中の
領域222に示すように、リセット状態からセット状態
へ変化(即ち、Q出力が論理Oから論理1へ変化)する
。この変化の部分がなぜ時間的な点ではなく領域222
であるかという理由は、他のすべてのフリップフロップ
の場合と同様、フリップフロップ20は状態変化をする
ために、ある時間を必要とするためである。タイマ24
の内容へのアクセスが時間領域222内で行われると、
出力は予測不可能なものとなってしまう。
論理1に状態変化するたびに(例えば、波形206にお
ける時点218)、その結果としてタイマのフリップフ
ロップ20■C入力端子に現われる負から正への遷移に
応答してフリップフロップ20は状態がセット状態から
リセット状態へ、又は、リセット状態からセット状態に
切換わる。フリップフロップ20がセットからリセット
状態に変化して、Q出力が論理0出力から論理1出力に
変わるたびに、フリップフロップ22(タイマ24のビ
ット1)がセットからリセット状態又はリセットからセ
ット状態に状態が切換わる。従って、例えば負から正へ
の遷移218によってフリップフロップ20Cタイマの
ビット0とも呼ぶ)か第2図のビット0波形220中の
領域222に示すように、リセット状態からセット状態
へ変化(即ち、Q出力が論理Oから論理1へ変化)する
。この変化の部分がなぜ時間的な点ではなく領域222
であるかという理由は、他のすべてのフリップフロップ
の場合と同様、フリップフロップ20は状態変化をする
ために、ある時間を必要とするためである。タイマ24
の内容へのアクセスが時間領域222内で行われると、
出力は予測不可能なものとなってしまう。
しかし、このアクセスはANDゲート16が開いている
時にのみ行われる。ANDゲート託はフリップフロップ
−14のQ出力が論理1でかつタイマ読出し信号が論理
1である時にのみ開かれる。タイマ読出し信号は、必要
に応じてタイマ24の内容を読出すためにソフトウェア
命令が与えられた時のみに与えられる。第2図において
、矢印230と同じ行に示した矢印は、ANDゲート1
6が開き得る時点を示す。但し、これらの時点でAND
ゲート16は必ず開いているということではなめ。これ
らの時点は、フリップフロップ14のQ出力が論理1か
ら論理Oへ遷移する時のみに生じる。そしてこれらの時
点は、フリップフロップ20.22・・・の状態が変化
している時ではなく、従って、安定状態にある時である
。
時にのみ行われる。ANDゲート託はフリップフロップ
−14のQ出力が論理1でかつタイマ読出し信号が論理
1である時にのみ開かれる。タイマ読出し信号は、必要
に応じてタイマ24の内容を読出すためにソフトウェア
命令が与えられた時のみに与えられる。第2図において
、矢印230と同じ行に示した矢印は、ANDゲート1
6が開き得る時点を示す。但し、これらの時点でAND
ゲート16は必ず開いているということではなめ。これ
らの時点は、フリップフロップ14のQ出力が論理1か
ら論理Oへ遷移する時のみに生じる。そしてこれらの時
点は、フリップフロップ20.22・・・の状態が変化
している時ではなく、従って、安定状態にある時である
。
要約すると、以上説明したタイマ回路は、タイマ読出し
の時点がタイマの進みと同期している時には正しく動作
し、このような同期状態は、前述したような態様でマス
タクロックパルス源11カラのパルスがフリップフロッ
プ14のQ出力によってタイマを進ませると同時に、フ
リップフロップ14のQ出力によってタイマの読出し時
点を決定する場合に得られる。
の時点がタイマの進みと同期している時には正しく動作
し、このような同期状態は、前述したような態様でマス
タクロックパルス源11カラのパルスがフリップフロッ
プ14のQ出力によってタイマを進ませると同時に、フ
リップフロップ14のQ出力によってタイマの読出し時
点を決定する場合に得られる。
ココで、フリップフロップ14のQ出力がANDゲート
16に接続されておらず、ANDゲート16にはフリッ
ププロップ14の状態変化を制御するクロックパルスと
同期して込ない外部信号源からパルスが供給されると仮
定する。このような場合は、タイマ24の読出しは、タ
イマ24中のフリップフロップ20や他のフリップフロ
ップ(例えば、クリップフロップ22)の状態か変化し
た時に行われることになる。従って、タイマ24のフリ
ップフロップの状態の不確かさのために、誤った出力が
出る可能性かある。
16に接続されておらず、ANDゲート16にはフリッ
ププロップ14の状態変化を制御するクロックパルスと
同期して込ない外部信号源からパルスが供給されると仮
定する。このような場合は、タイマ24の読出しは、タ
イマ24中のフリップフロップ20や他のフリップフロ
ップ(例えば、クリップフロップ22)の状態か変化し
た時に行われることになる。従って、タイマ24のフリ
ップフロップの状態の不確かさのために、誤った出力が
出る可能性かある。
この発明の目的は、タイマ24がクロックパルス源11
と同期しヤいない時点で進められるような場合において
も、上述したような誤読出しか行われることがなめよう
にすることである。これについて、第1図の一点鎖線1
0より上側の部分を参照して説明するが、この場合は、
タイマ24の7リツプフロツプ20の接続20aはない
ものとする。
と同期しヤいない時点で進められるような場合において
も、上述したような誤読出しか行われることがなめよう
にすることである。これについて、第1図の一点鎖線1
0より上側の部分を参照して説明するが、この場合は、
タイマ24の7リツプフロツプ20の接続20aはない
ものとする。
第1図の一点鎖線10よシ上側の装置において、外IW
クロックパルス源29から外部クロックパに7゜(第1
図に周期P2を持った波形30で示す)が供給される。
クロックパルス源29から外部クロックパに7゜(第1
図に周期P2を持った波形30で示す)が供給される。
パルス源2つからのパルスはDタイプフリップフロップ
32のC入力に与えられる。フリップフロップ32は、
以下に述べるように、パルス源29からパルスか与えら
れると、それを記憶する働きをする。フリップフロップ
32のD入力には論理1信号が加えられて、そのC人力
に遷移34のような負から正への遷移が与えられるたび
【τ必ず、そのQ出力が論理1と愈るようにする。
32のC入力に与えられる。フリップフロップ32は、
以下に述べるように、パルス源29からパルスか与えら
れると、それを記憶する働きをする。フリップフロップ
32のD入力には論理1信号が加えられて、そのC人力
に遷移34のような負から正への遷移が与えられるたび
【τ必ず、そのQ出力が論理1と愈るようにする。
フリップフロップ32のQ出力はNORゲート36の一
方の入力に結合されている。NORゲート36への他方
の入力は単極双投(シングルポぶル嚇ダブルスロー)ス
イッチ38を介して与えられる。スイッチ38は論理1
又は論理0信号をNORゲート36に結合する。タイマ
24の制御を内部クロックパルス源11によって行Aた
い場合は、論理1がNORゲート36に加えられる。タ
イマ24の制御を外部クロックパルス源29によって行
いたい場合は、論理OがNORゲート36に供給される
。
方の入力に結合されている。NORゲート36への他方
の入力は単極双投(シングルポぶル嚇ダブルスロー)ス
イッチ38を介して与えられる。スイッチ38は論理1
又は論理0信号をNORゲート36に結合する。タイマ
24の制御を内部クロックパルス源11によって行Aた
い場合は、論理1がNORゲート36に加えられる。タ
イマ24の制御を外部クロックパルス源29によって行
いたい場合は、論理OがNORゲート36に供給される
。
NORゲート36の出力は排他的0R(XOR)ゲート
40の一方の入力に供給される。XORゲー)40の出
力は、タイマのピット0フリツプフロツプ20のD入力
に供給される。前に述べたように、この場合は点線20
3で示した接続は施されていない。フリップフロップ2
00q出力は、以下に説明するように、フリップフロッ
プ32をリセットする手段とタイマ24の動作(進み)
を制御する手段とに供給される。この接続には遅延装置
42が含まれている。
40の一方の入力に供給される。XORゲー)40の出
力は、タイマのピット0フリツプフロツプ20のD入力
に供給される。前に述べたように、この場合は点線20
3で示した接続は施されていない。フリップフロップ2
00q出力は、以下に説明するように、フリップフロッ
プ32をリセットする手段とタイマ24の動作(進み)
を制御する手段とに供給される。この接続には遅延装置
42が含まれている。
遅延装置42は、例えば、マスタクロックパルス120
周期P工よりもかなり短い遅延を与える。その目的につ
いては、以下に説明する。遅延装置42の出力はインバ
ータ44とXOR,ゲート40の第2の入力とに供給さ
れている。クリップフロップ20のQ出力とインバータ
44の出力が第2のXORゲート46のそれぞれの入力
に供給されている。XORゲート46ノ出力と装置リセ
ット信号(タイマ24中のフリップフロップ20.22
・・・に供給されるものと同じ装置リセット信号)とが
ORゲート48のそれぞれの入力に供給される。ORゲ
ート48の出力は同期化フリップフロップ32のR(リ
セット)入力に供給される。
周期P工よりもかなり短い遅延を与える。その目的につ
いては、以下に説明する。遅延装置42の出力はインバ
ータ44とXOR,ゲート40の第2の入力とに供給さ
れている。クリップフロップ20のQ出力とインバータ
44の出力が第2のXORゲート46のそれぞれの入力
に供給されている。XORゲート46ノ出力と装置リセ
ット信号(タイマ24中のフリップフロップ20.22
・・・に供給されるものと同じ装置リセット信号)とが
ORゲート48のそれぞれの入力に供給される。ORゲ
ート48の出力は同期化フリップフロップ32のR(リ
セット)入力に供給される。
第1図のタイミング装置の全体の動作を第3図を参照し
て説明する。第3図の波形の幾つかのものは第2図に示
したものと同じで、下2桁の数字は第2図の場合と同じ
であるが3桁目は「2」の代りに「3」が付されている
。
て説明する。第3図の波形の幾つかのものは第2図に示
したものと同じで、下2桁の数字は第2図の場合と同じ
であるが3桁目は「2」の代りに「3」が付されている
。
まず、同期用フリップフロップ32が初めにリセット状
態にあってそのQ出力が論理Oであわ、スイッチ38か
図示の状態(即ち、論理O信号を供給する信号源に結合
されている状態〕にあると仮定する。この状態において
は、XORゲー)40には人力リード40aを介して論
理1信号か供給される。
態にあってそのQ出力が論理Oであわ、スイッチ38か
図示の状態(即ち、論理O信号を供給する信号源に結合
されている状態〕にあると仮定する。この状態において
は、XORゲー)40には人力リード40aを介して論
理1信号か供給される。
更に、タイマのフリップフロップ20がリセット状態(
従って、そのQ出力は論理1)にあシ、かつ、XORゲ
ート40への人力40bが論理1であるとする。
従って、そのQ出力は論理1)にあシ、かつ、XORゲ
ート40への人力40bが論理1であるとする。
排他的OR(XOR)回路というのは、その2つの入力
のいずれか一方が論理1であれば、出力は論理1で、他
の組合わせの入力、即ち、面入力が論理0及び面入力が
論理1の時は、その出力は論理Oとなるようなものであ
る。最初の仮定に従うと、XORゲート40の出力は論
理0で、これはフリップフロップ20のD入力に加えら
れる。
のいずれか一方が論理1であれば、出力は論理1で、他
の組合わせの入力、即ち、面入力が論理0及び面入力が
論理1の時は、その出力は論理Oとなるようなものであ
る。最初の仮定に従うと、XORゲート40の出力は論
理0で、これはフリップフロップ20のD入力に加えら
れる。
更に、この状態で、フリップフロップ14のC入力に対
してマスタクロックパルス源11から負から正への遷移
(例えば、波形308中の遷移360の参照)が与、t
られて、フリップフロップ14のQ出力が論理Oから論
理1に変ったと仮定する(波形306中の負から正への
遷移362参照)。この結果束じるフリップフロップ1
4のQ出力からの負から正への遷移はフリップフロップ
20のC入力に供給される。Dタイプフリップフロップ
のC入力に負から正への遷移が与えられると、そのQ出
力はD入力の信号の値と同じ値をとるから、この場合の
フリップフロップ20も、そのD入力が論理0にあるの
で、そのQ出力は論理Oに維持される(波形320の部
分345参照)。
してマスタクロックパルス源11から負から正への遷移
(例えば、波形308中の遷移360の参照)が与、t
られて、フリップフロップ14のQ出力が論理Oから論
理1に変ったと仮定する(波形306中の負から正への
遷移362参照)。この結果束じるフリップフロップ1
4のQ出力からの負から正への遷移はフリップフロップ
20のC入力に供給される。Dタイプフリップフロップ
のC入力に負から正への遷移が与えられると、そのQ出
力はD入力の信号の値と同じ値をとるから、この場合の
フリップフロップ20も、そのD入力が論理0にあるの
で、そのQ出力は論理Oに維持される(波形320の部
分345参照)。
次に、同期用フリップフロップ32のC人力に負から正
方向に向う遷移が与えられたとする。この遷移は、例え
ば、第1図の波形30中の遷移34あるいは、第3(閾
の波形342中の遷移340のような遷移である。負か
ら正への遷移340が生じると、フリップフロップ32
はその状態をリセット状態からセント状態に変え、従っ
て、そのQ出力は論理Oから論理1に変る。従って、X
ORゲー)40への入力リード40aにおける入力は論
理0になる。フリップフロップ20は依然としてリセッ
ト状態にあるものとしているから、XORゲート40へ
の入力リード40b上の入力は論理1にある。その結果
、XORゲート40の出力は論理1となり、これはフリ
ップフロップ20のD入力に加えられる。波形308(
第3図)中で次の負から正方向への遷移(312)が発
生すると、フリップフロップ14のQ出力からの負から
正への遷移318がフリップフロップ20のC人力に加
えられ、波形320の部分322で示すように、フリッ
プフロップの状態が変る。
方向に向う遷移が与えられたとする。この遷移は、例え
ば、第1図の波形30中の遷移34あるいは、第3(閾
の波形342中の遷移340のような遷移である。負か
ら正への遷移340が生じると、フリップフロップ32
はその状態をリセット状態からセント状態に変え、従っ
て、そのQ出力は論理Oから論理1に変る。従って、X
ORゲー)40への入力リード40aにおける入力は論
理0になる。フリップフロップ20は依然としてリセッ
ト状態にあるものとしているから、XORゲート40へ
の入力リード40b上の入力は論理1にある。その結果
、XORゲート40の出力は論理1となり、これはフリ
ップフロップ20のD入力に加えられる。波形308(
第3図)中で次の負から正方向への遷移(312)が発
生すると、フリップフロップ14のQ出力からの負から
正への遷移318がフリップフロップ20のC人力に加
えられ、波形320の部分322で示すように、フリッ
プフロップの状態が変る。
ここで重要なことは、フリップフロップ20はフリップ
フロップ14から負から正への向きの遷移を受けた時の
み、その状態が変化し、フリップフロップ14はマスタ
クロックパルス源11から負から正への遷移を受けた時
のみ負から正への遷移を生成するという点である。従っ
て、外部クロックパルス源29からの負から正への遷移
はフリップ70ツブ20をその状態を変えることのでき
る状態にするが、状態質Cヒのタイミングは、マスタク
ロックパルス源のタイミングの関数である。
フロップ14から負から正への向きの遷移を受けた時の
み、その状態が変化し、フリップフロップ14はマスタ
クロックパルス源11から負から正への遷移を受けた時
のみ負から正への遷移を生成するという点である。従っ
て、外部クロックパルス源29からの負から正への遷移
はフリップ70ツブ20をその状態を変えることのでき
る状態にするが、状態質Cヒのタイミングは、マスタク
ロックパルス源のタイミングの関数である。
波形部分322で示されるリセット状態からセット状態
へのフリップフロップ20の状態変化に続いて、その結
果として生じる論理1出力がフリップフロップ20のQ
出力からXORゲート46へ供給されることにより、X
ORゲート46は論理1信号を生成し、この信号はOF
Lゲート48に加えられる。この結果としてORゲート
48から供給される論理1信号によシ、フリップフロッ
プ32がリセットされる。
へのフリップフロップ20の状態変化に続いて、その結
果として生じる論理1出力がフリップフロップ20のQ
出力からXORゲート46へ供給されることにより、X
ORゲート46は論理1信号を生成し、この信号はOF
Lゲート48に加えられる。この結果としてORゲート
48から供給される論理1信号によシ、フリップフロッ
プ32がリセットされる。
フリップフロップ20がリセット状態からセット状態へ
状態変化し、安定した後すぐにQ出力の論理0によって
遅延装置42の出力に論理0信号が現われ、従って、イ
ンバータ44の出力に論理1が現われる。
状態変化し、安定した後すぐにQ出力の論理0によって
遅延装置42の出力に論理0信号が現われ、従って、イ
ンバータ44の出力に論理1が現われる。
インバータ44の出力の論理1信号とフリップフロップ
20のQ出力からの論理1信号との組合わせによシ、X
ORゲート46が論理0信号を生成させ、それによって
フリップフロップ32からリセット信号が取除かれる。
20のQ出力からの論理1信号との組合わせによシ、X
ORゲート46が論理0信号を生成させ、それによって
フリップフロップ32からリセット信号が取除かれる。
遅延装置42に上って遅延を受けたフリップフロップ2
0からの論理O信号はXOR,ゲー)40の入力40b
に加えられる。同期用フリップフロップ32はリセット
されているから、そのQ出力は論310であり、その結
果、NORゲート36から論理1が出力され、従って、
XORゲート400Å力40aに論理1信号か加えられ
る。この結果としてXORゲート40の出力に生じる論
理1信号がフリップフロップ20のD入力に供給される
。
0からの論理O信号はXOR,ゲー)40の入力40b
に加えられる。同期用フリップフロップ32はリセット
されているから、そのQ出力は論310であり、その結
果、NORゲート36から論理1が出力され、従って、
XORゲート400Å力40aに論理1信号か加えられ
る。この結果としてXORゲート40の出力に生じる論
理1信号がフリップフロップ20のD入力に供給される
。
フリップフロップ14のQ出力に次の負から正に向う遷
移が生じても(第3図の遷移319参照)、フリップフ
ロップ20には何らの状態変化は生じない。こレバ、フ
リップフロップ20がセットされ、そのQ出力に論理1
が発生し、また、NORゲート40も論理1を生成して
、その論理1がフリップフロップ20のD入力に供給さ
れているためである。
移が生じても(第3図の遷移319参照)、フリップフ
ロップ20には何らの状態変化は生じない。こレバ、フ
リップフロップ20がセットされ、そのQ出力に論理1
が発生し、また、NORゲート40も論理1を生成して
、その論理1がフリップフロップ20のD入力に供給さ
れているためである。
第3図の時点344に示すように、次の負から正への遷
移が外部クロックパルス源2つから与えられると、XO
R,ゲート40の入力40aには論理O信号が、又、入
力40bには論理O盲号がそれぞれ加えられ、その結果
、XORゲート40はフリップフロップ20のD入力に
論理O信号を供給する。その後、フリップフロップ14
からの次の負から正への遷移(第3図の321)によっ
て、フリップフロップ20はセット状態からリセット状
態に切換わる。その結果として生じるフリッププロップ
20のQ出力からの負から正への遷移によって、タイマ
のフリップフロップ22(ビット1)の状態がリセット
からセットへと切換えられる(第3図の波形324の部
分370参照)。
移が外部クロックパルス源2つから与えられると、XO
R,ゲート40の入力40aには論理O信号が、又、入
力40bには論理O盲号がそれぞれ加えられ、その結果
、XORゲート40はフリップフロップ20のD入力に
論理O信号を供給する。その後、フリップフロップ14
からの次の負から正への遷移(第3図の321)によっ
て、フリップフロップ20はセット状態からリセット状
態に切換わる。その結果として生じるフリッププロップ
20のQ出力からの負から正への遷移によって、タイマ
のフリップフロップ22(ビット1)の状態がリセット
からセットへと切換えられる(第3図の波形324の部
分370参照)。
以上に述べた動作が繰返され、タイマ24、更に詳しく
はフリップフロラ7′2Qは、(a)外部クロックパル
スの負から正に向かう遷移が同期用フリップ70ツブ3
2に現われ、(b)その後、フリップフロップ14から
負から正に向かう遷移が与えられた時にのみ、その状態
を変えて、タイマ240カウントか進められる。AND
ゲート16にタイマ読出し信号が与えられると、フリッ
プフロップ14がリセット状態(第1図の波形12で示
される内部マスタクロックパルスと同期して生じる状態
)にある時にのみ、読出しが行われる。
はフリップフロラ7′2Qは、(a)外部クロックパル
スの負から正に向かう遷移が同期用フリップ70ツブ3
2に現われ、(b)その後、フリップフロップ14から
負から正に向かう遷移が与えられた時にのみ、その状態
を変えて、タイマ240カウントか進められる。AND
ゲート16にタイマ読出し信号が与えられると、フリッ
プフロップ14がリセット状態(第1図の波形12で示
される内部マスタクロックパルスと同期して生じる状態
)にある時にのみ、読出しが行われる。
波形12で示した内部クロックパルスに対して波形30
で示した外部クロックパルスが持つべき必要条件は周期
P2かP工よりも犬きbことだけである。
で示した外部クロックパルスが持つべき必要条件は周期
P2かP工よりも犬きbことだけである。
1つの実施例においては、第1図には示されていない条
件のために、P2はP工の2倍以上であることを要した
。第3図の波形において、外部クロック信号の周期P2
はマスタクロックパルスの周期P工のほぼ5倍として示
されている。
件のために、P2はP工の2倍以上であることを要した
。第3図の波形において、外部クロック信号の周期P2
はマスタクロックパルスの周期P工のほぼ5倍として示
されている。
第1図はこの発明の推奨実施例による同期回路を備えた
タイミング装置、第2図と第3図は第1図の装置の従来
の動作モード及びこの発明に関連する動作モードを説明
するための波形図である。 24・・・タイマ回路、29・・・外部クロックパルス
源〔第2のクロック手段)、32・・・同期用フリップ
フロップ(記憶手段)、
タイミング装置、第2図と第3図は第1図の装置の従来
の動作モード及びこの発明に関連する動作モードを説明
するための波形図である。 24・・・タイマ回路、29・・・外部クロックパルス
源〔第2のクロック手段)、32・・・同期用フリップ
フロップ(記憶手段)、
Claims (1)
- (1)タイマ回路と、通常は、このタイマ回路を周期的
に進めるように働く第1の時間間隔を有する信号を生成
するための第1のクロック手段と、命令を受けると動作
して、上記第1の時間間隔を有する信号に同期した時点
であつてかつ上記タイマ回路が進められた後の時点にお
いて上記タイマ回路の内容を読出す手段とを備え、これ
によつて、読出し時に上記タイマ回路が安定した信号を
生成することができるように構成されたタイミング装置
であつて、 更に、上記第1の時間間隔を有する信号の生成と非同期
でかつこの第1の信号の発生周波数よりも低い周波数で
生じる第2のクロック手段からの第2の時間間隔を有す
る信号の各々を受取つて、その発生を表わす情報を記憶
する記憶手段と、この記憶手段中の記憶情報と上記第1
の信号の中の次に生じる信号とを同時に受けて上記タイ
マ回路を進める手段と、 上記タイマ回路の進みに応答して、上記記憶手段中の上
記記憶情報を消去する消去手段、 とを備え、これによつてこのタイミング装置が上記第2
の信号に対しても正確に応答できるように構成したタイ
ミング装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/755,012 US4689575A (en) | 1985-07-15 | 1985-07-15 | Clock synchronization circuit for a computer timer |
US755012 | 1985-07-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6316711A true JPS6316711A (ja) | 1988-01-23 |
Family
ID=25037339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61166544A Pending JPS6316711A (ja) | 1985-07-15 | 1986-07-14 | タイミング装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4689575A (ja) |
EP (1) | EP0209313A3 (ja) |
JP (1) | JPS6316711A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02410U (ja) * | 1988-06-13 | 1990-01-05 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2209896B (en) * | 1987-09-17 | 1991-05-29 | Plessey Co Plc | A phase shift arrangement |
US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
KR950000761B1 (ko) * | 1992-01-15 | 1995-01-28 | 삼성전자 주식회사 | 직렬 입력신호의 동기회로 |
GB2294561B (en) * | 1994-10-27 | 1999-03-31 | Advanced Risc Mach Ltd | Circuit synchronization with multiple clock signals |
US20070260907A1 (en) * | 2006-05-02 | 2007-11-08 | Dixon Martin G | Technique to modify a timer |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3469390A (en) * | 1966-12-19 | 1969-09-30 | Cincinnati Time Recorder Co | Self-correcting clock system |
US3962567A (en) * | 1975-01-13 | 1976-06-08 | Trw Inc. | Digital display apparatus having jitter correction |
JPS5690629A (en) * | 1979-12-24 | 1981-07-22 | Fujitsu Ltd | Count number reading system |
US4341950A (en) * | 1980-01-24 | 1982-07-27 | Ncr Corporation | Method and circuitry for synchronizing the read and update functions of a timer/counter circuit |
JPS56114441A (en) * | 1980-02-13 | 1981-09-09 | Nec Corp | Counting circuit |
JPS5754432A (ja) * | 1980-09-19 | 1982-03-31 | Hitachi Ltd | Kauntodeetanyuryokukairo |
JPS5787620A (en) * | 1980-11-20 | 1982-06-01 | Fujitsu Ltd | Clock generating circuit |
US4423383A (en) * | 1982-03-05 | 1983-12-27 | Ampex Corporation | Programmable multiple frequency ratio synchronous clock signal generator circuit and method |
US4519091A (en) * | 1983-08-03 | 1985-05-21 | Hewlett-Packard Company | Data capture in an uninterrupted counter |
-
1985
- 1985-07-15 US US06/755,012 patent/US4689575A/en not_active Expired - Lifetime
-
1986
- 1986-07-08 EP EP86305273A patent/EP0209313A3/en not_active Ceased
- 1986-07-14 JP JP61166544A patent/JPS6316711A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02410U (ja) * | 1988-06-13 | 1990-01-05 |
Also Published As
Publication number | Publication date |
---|---|
US4689575A (en) | 1987-08-25 |
EP0209313A2 (en) | 1987-01-21 |
EP0209313A3 (en) | 1988-08-17 |
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