JPH0149973B2 - - Google Patents
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- JPH0149973B2 JPH0149973B2 JP58121951A JP12195183A JPH0149973B2 JP H0149973 B2 JPH0149973 B2 JP H0149973B2 JP 58121951 A JP58121951 A JP 58121951A JP 12195183 A JP12195183 A JP 12195183A JP H0149973 B2 JPH0149973 B2 JP H0149973B2
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- 230000000295 complement effect Effects 0.000 claims description 31
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 102000016917 Complement C1 Human genes 0.000 description 2
- 108010028774 Complement C1 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は２進数の差の絶対値演算回路に関す
る。
る。
従来、２つの２進数ＸとＹとの差の絶対値演算
回路では、Ｙの１の補数と、前記Ｘと、最下位
ビツトへの補助入力とを１つ以上の全加算器の入
力とし、全加算器の最上位からの桁上げ出力によ
つてＸ≧Ｙか、Ｘ≦Ｙかを判定しＸ≧Ｙのときに
はＸ−Ｙ＝Ｘ＋＋１を、Ｘ≦ＹのときにはＹ−
Ｘ＝Ｘ＋（Ｘ＋の１の補数）を計算すること
によつて２数ＸとＹの差の絶対値｜Ｘ−Ｙ｜を出
力する。
回路では、Ｙの１の補数と、前記Ｘと、最下位
ビツトへの補助入力とを１つ以上の全加算器の入
力とし、全加算器の最上位からの桁上げ出力によ
つてＸ≧Ｙか、Ｘ≦Ｙかを判定しＸ≧Ｙのときに
はＸ−Ｙ＝Ｘ＋＋１を、Ｘ≦ＹのときにはＹ−
Ｘ＝Ｘ＋（Ｘ＋の１の補数）を計算すること
によつて２数ＸとＹの差の絶対値｜Ｘ−Ｙ｜を出
力する。
この絶対値演算回路の構成は基本的に２つに大
別され、１つは全加算器の最上位の桁上げ出力か
ら最下位の補助入力へのフイードバツク回路をも
つことによりＸ≧ＹのときＸ≦Ｙのときの計算に
同一の全加算器を利用する方法であり、他の１つ
はＸ≧ＹのときとＸ≦Ｙのときの計算を分離して
複数の全加算器を利用する方法である。
別され、１つは全加算器の最上位の桁上げ出力か
ら最下位の補助入力へのフイードバツク回路をも
つことによりＸ≧ＹのときＸ≦Ｙのときの計算に
同一の全加算器を利用する方法であり、他の１つ
はＸ≧ＹのときとＸ≦Ｙのときの計算を分離して
複数の全加算器を利用する方法である。
第１図に前者の、第２図に後者の方法による絶
対値演算回路の一例をそれぞれ示す。第１図にお
いて、２つの２進数ＸとＹはＸは信号線１０を通
つて直接全加算器１２０に入力され、またＹは信
号線１１を通つて各ビツト反転回路１１０に入力
された後、信号線１２を通つて全加算器１２０に
入力される。全加算器１２０の最上位の桁上げ出
力C0は信号線１３を通つて選択回路１３０の入
力となると同時に信号線１４を通つて全加算器１
２０の最下位ビツトの補助入力となる。全加算器
１２０の和Ｓは信号線１５を通り選択回路１３０
への直接の入力となると同時に各ビツト反転回路
１４０を通り、和Ｓの１の補数となつて信号線
１６を通つて選択回路１３０の入力となる。選択
回路１３０は、前記和Ｓと、その１の補数と、
前記桁上げ出力C0とを入力とし、桁上げ出力C0
が１のときには和Ｓを選択し、また桁上げ出力
C0が０のときには和Ｓの１の補数を選択して
Ｚとし、信号線１７より出力する。ここでＺは２
数ＸとＹとの差の絶対値となる。
対値演算回路の一例をそれぞれ示す。第１図にお
いて、２つの２進数ＸとＹはＸは信号線１０を通
つて直接全加算器１２０に入力され、またＹは信
号線１１を通つて各ビツト反転回路１１０に入力
された後、信号線１２を通つて全加算器１２０に
入力される。全加算器１２０の最上位の桁上げ出
力C0は信号線１３を通つて選択回路１３０の入
力となると同時に信号線１４を通つて全加算器１
２０の最下位ビツトの補助入力となる。全加算器
１２０の和Ｓは信号線１５を通り選択回路１３０
への直接の入力となると同時に各ビツト反転回路
１４０を通り、和Ｓの１の補数となつて信号線
１６を通つて選択回路１３０の入力となる。選択
回路１３０は、前記和Ｓと、その１の補数と、
前記桁上げ出力C0とを入力とし、桁上げ出力C0
が１のときには和Ｓを選択し、また桁上げ出力
C0が０のときには和Ｓの１の補数を選択して
Ｚとし、信号線１７より出力する。ここでＺは２
数ＸとＹとの差の絶対値となる。
また第２図において、２つの２進数ＸとＹは、
Ｘは信号線２０を通つて全加算器２２０および２
２１の入力となり、またＹは信号線２１を通つて
各ビツト反転回路２１０に入力された後、信号線
２２を通つて全加算器２２０および２２１の入力
となる。全加算器２２０の最下位ビツトの補助入
力は０とする。この全加算器２２０の和S0は信
号線２５より各ビツト反転回路２４０を通り、和
S0の１の補数0となつて信号線２６を通り選択
回路２３０の入力となる。全加算器２２０の最上
位の桁上げ出力C0は信号線２３を通り選択回路
２３０の入力となる。全加算器２２１の最下位ビ
ツトの補助入力は１とする。この全加算器２２１
の和S1は信号線２８を通つて選択回路２３０の
入力となる。選択回路２３０は、前記和S1と、
前記和S0の１の補数0と、前記桁上げ出力C0と
を入力とし、桁上げ出力C0が１のときには和S1
側を選択し、桁上げ出力C0が０のときには和0
側を選択してＺとし、信号線２７より出力する。
ここでＺは２数ＸとＹとの差の絶対値となる。
Ｘは信号線２０を通つて全加算器２２０および２
２１の入力となり、またＹは信号線２１を通つて
各ビツト反転回路２１０に入力された後、信号線
２２を通つて全加算器２２０および２２１の入力
となる。全加算器２２０の最下位ビツトの補助入
力は０とする。この全加算器２２０の和S0は信
号線２５より各ビツト反転回路２４０を通り、和
S0の１の補数0となつて信号線２６を通り選択
回路２３０の入力となる。全加算器２２０の最上
位の桁上げ出力C0は信号線２３を通り選択回路
２３０の入力となる。全加算器２２１の最下位ビ
ツトの補助入力は１とする。この全加算器２２１
の和S1は信号線２８を通つて選択回路２３０の
入力となる。選択回路２３０は、前記和S1と、
前記和S0の１の補数0と、前記桁上げ出力C0と
を入力とし、桁上げ出力C0が１のときには和S1
側を選択し、桁上げ出力C0が０のときには和0
側を選択してＺとし、信号線２７より出力する。
ここでＺは２数ＸとＹとの差の絶対値となる。
第１図および第２図に示したこれらの回路で
は、入力Ｘと入力ＹがＭビツトの２進数であつ
て、かつＹの下位Ｎビツトの全ビツトが０である
ことが既知であつても、Ｙの１の補数のＭビツ
ト全部を計算に使用するため、利用する全加算器
はＭビツト分の桁数となつてその和が決定される
までの桁上げ伝搬時間が長くなり、そのことが絶
対値演算回路全体の演算性能を下げる大きな要因
となつていた。
は、入力Ｘと入力ＹがＭビツトの２進数であつ
て、かつＹの下位Ｎビツトの全ビツトが０である
ことが既知であつても、Ｙの１の補数のＭビツ
ト全部を計算に使用するため、利用する全加算器
はＭビツト分の桁数となつてその和が決定される
までの桁上げ伝搬時間が長くなり、そのことが絶
対値演算回路全体の演算性能を下げる大きな要因
となつていた。
本発明の目的は、２つのＭビツトの２進数入力
のうち一方の下位Ｎビツトが０であることが既知
の場合に、その入力の下位Ｎビツトと上位Ｍ―Ｎ
ビツトとを分離して演算することによつて上記欠
点を解決し、演算時間を短縮化して、されに金物
量を削減し得る絶対値演算回路を提供することに
ある。
のうち一方の下位Ｎビツトが０であることが既知
の場合に、その入力の下位Ｎビツトと上位Ｍ―Ｎ
ビツトとを分離して演算することによつて上記欠
点を解決し、演算時間を短縮化して、されに金物
量を削減し得る絶対値演算回路を提供することに
ある。
本発明の絶対値演算回路は、Ｍビツトの２進数
Ｘ入力とＭビツトのうち下位Ｎビツトが０の２進
数Ｙの入力とに対して前記２進数Ｘの下位Ｎビツ
ト部の２進数X2の全ビツトの論理和C1を作成す
る論理和回路を含み、前記Ｍビツトの２進数Ｘの
上位Ｍ―Ｎビツト部の２進数X1とこの論理和C1
との和すなわちX1＋C1と、前記Ｍビツトの２進
数Ｙの上位Ｍ―Ｎビツト部の２進数Y1との大小
関係を判定し、X1＋C1＞Y1のときにはX1−Y1
を計算し絶対値Ｚの上位Ｍ―Ｎビツト部として出
力するとともに判定信号C0＝１を出力し、X1＋
C1≦Y1のときには、X1＋C1−Y1を計算し絶対
値Ｚの上位Ｍ―Ｎビツト部として出力するととも
に判定信号C0＝０を出力する補助入力絶対値演
算回路と、前記２進数X2の２の補数X3を計算し
て出力する補数発生回路と、前記２進数X2と前
記補数X3とを入力とし、前記判定信号C0によつ
て前記２進数X2または前記補数X3のいずれか一
方を選択し絶対値Ｚの下位Ｎビツト部として出力
する選択回路とを備えたことを特徴とする。
Ｘ入力とＭビツトのうち下位Ｎビツトが０の２進
数Ｙの入力とに対して前記２進数Ｘの下位Ｎビツ
ト部の２進数X2の全ビツトの論理和C1を作成す
る論理和回路を含み、前記Ｍビツトの２進数Ｘの
上位Ｍ―Ｎビツト部の２進数X1とこの論理和C1
との和すなわちX1＋C1と、前記Ｍビツトの２進
数Ｙの上位Ｍ―Ｎビツト部の２進数Y1との大小
関係を判定し、X1＋C1＞Y1のときにはX1−Y1
を計算し絶対値Ｚの上位Ｍ―Ｎビツト部として出
力するとともに判定信号C0＝１を出力し、X1＋
C1≦Y1のときには、X1＋C1−Y1を計算し絶対
値Ｚの上位Ｍ―Ｎビツト部として出力するととも
に判定信号C0＝０を出力する補助入力絶対値演
算回路と、前記２進数X2の２の補数X3を計算し
て出力する補数発生回路と、前記２進数X2と前
記補数X3とを入力とし、前記判定信号C0によつ
て前記２進数X2または前記補数X3のいずれか一
方を選択し絶対値Ｚの下位Ｎビツト部として出力
する選択回路とを備えたことを特徴とする。
次に本発明の実施例を図面を参照して詳細に説
明する。
明する。
第３図は本発明の一実施例絶対値演算回路のブ
ロツク構成図、第４図は演算する２進数Ｘ、Ｙお
よび演算出力Ｚのビツト構成を示す図である。第
４図に示すように、２進数ＸおよびＹはＭビツト
からなり、２進数ＹはＭビツトのうちの下位Ｎビ
ツトが０であることが既知であり、上位Ｍ―Ｎビ
ツト部が２進数Y1で表される。また２進数Ｘは
下位Ｎビツト部が２進数X2で表され、上位Ｍ―
Ｎビツト部が２進数X1で表される。さらに２進
数Ｚは下位Ｎビツトが２進数Z2で表され、上位
Ｍ―Ｎビツトが２進数Z1で表される。
ロツク構成図、第４図は演算する２進数Ｘ、Ｙお
よび演算出力Ｚのビツト構成を示す図である。第
４図に示すように、２進数ＸおよびＹはＭビツト
からなり、２進数ＹはＭビツトのうちの下位Ｎビ
ツトが０であることが既知であり、上位Ｍ―Ｎビ
ツト部が２進数Y1で表される。また２進数Ｘは
下位Ｎビツト部が２進数X2で表され、上位Ｍ―
Ｎビツト部が２進数X1で表される。さらに２進
数Ｚは下位Ｎビツトが２進数Z2で表され、上位
Ｍ―Ｎビツトが２進数Z1で表される。
第３図において、上記２進数Y1、X1およびX2
の各出力は、それぞれ信号線３０、３１および３
２を通つて補助入力付絶対値演算回路３００の入
力に接続される。この信号線３２は信号線３４お
よび３５に分岐し、信号線３４は補数発生回路３
１０の入力に接続され、信号線３５は選択回路３
２０の入力に接続される。また補数発生回路３１
０の出力は信号線３６を通つて選択回路３２０の
入力に接続される。前記演算回路３００の判定出
力は信号線３７を通つて選択回路３２０の入力に
接続される。この演算回路３００は信号線３８に
接続され、２進数Z1を出力し、選択回路３２０
は信号線３９に接続され、２進数Z2を出力する。
の各出力は、それぞれ信号線３０、３１および３
２を通つて補助入力付絶対値演算回路３００の入
力に接続される。この信号線３２は信号線３４お
よび３５に分岐し、信号線３４は補数発生回路３
１０の入力に接続され、信号線３５は選択回路３
２０の入力に接続される。また補数発生回路３１
０の出力は信号線３６を通つて選択回路３２０の
入力に接続される。前記演算回路３００の判定出
力は信号線３７を通つて選択回路３２０の入力に
接続される。この演算回路３００は信号線３８に
接続され、２進数Z1を出力し、選択回路３２０
は信号線３９に接続され、２進数Z2を出力する。
このような構成の回路では、２進数ＸおよびＹ
が入力されると、前記２進数Ｙの上位Ｍ―Ｎビツ
トの２進数Y1は信号線３０を通り、また前記２
進数Ｘの上位Ｍ―Ｎビツトの２進数X1は信号線
３１を通つて補助入力付絶対値演算回路３００に
入力する。前記２進数Ｘの下位Ｎビツトの２進数
X2は信号線３２を通り補助入力付絶対値演算回
路３００に入力するとともに、信号線３４を通り
補数発生回路３１０に入力し、かつ信号線３５を
通つて選択回路３２０に入力する。補助入力絶対
値演算回路３００は前記２進数Y1と前記２進数
X1と前記２進数X2とが入力すると、２進数X2の
全ビツトの論理和C1を作成し、X1＋C1＞Y1か
X1＋C1≦Y1かを判定してその判定信号C0を信号
線３７を通して選択回路３２０に出力するととも
に、X1＋C1＞Y1のときにはX1−Y1を計算し、
X1＋C1≦Y1のときにはY1−X1−C1を計算して
その計算結果の２進数Z1を信号線３７を通して
出力する。ここで２進数Z1は前記２つのＭビツ
トの２進数ＸとＹとの差の絶対値｜Ｘ−Ｙ｜の上
位Ｍ―Ｎビツトとなる。
が入力されると、前記２進数Ｙの上位Ｍ―Ｎビツ
トの２進数Y1は信号線３０を通り、また前記２
進数Ｘの上位Ｍ―Ｎビツトの２進数X1は信号線
３１を通つて補助入力付絶対値演算回路３００に
入力する。前記２進数Ｘの下位Ｎビツトの２進数
X2は信号線３２を通り補助入力付絶対値演算回
路３００に入力するとともに、信号線３４を通り
補数発生回路３１０に入力し、かつ信号線３５を
通つて選択回路３２０に入力する。補助入力絶対
値演算回路３００は前記２進数Y1と前記２進数
X1と前記２進数X2とが入力すると、２進数X2の
全ビツトの論理和C1を作成し、X1＋C1＞Y1か
X1＋C1≦Y1かを判定してその判定信号C0を信号
線３７を通して選択回路３２０に出力するととも
に、X1＋C1＞Y1のときにはX1−Y1を計算し、
X1＋C1≦Y1のときにはY1−X1−C1を計算して
その計算結果の２進数Z1を信号線３７を通して
出力する。ここで２進数Z1は前記２つのＭビツ
トの２進数ＸとＹとの差の絶対値｜Ｘ−Ｙ｜の上
位Ｍ―Ｎビツトとなる。
補数発生回路３１０は前記２進数X2を入力す
ると、X2の２の補数X3を信号線３６を通して選
択回路３２０に出力する。選択回路３２０は、前
記２進数X2と、前記補数X3と、前記判定信号C0
とを入力すると、判定信号C0が１か０かによつ
て２進数X2かその補数X3かのいずれかを選択し
て２進数Z2とし、信号線３９を通して出力する。
ここで２進数Z2は前記２つのＭビツトの２進数
ＸとＹとの差の絶対値｜Ｘ−Ｙ｜の下位Ｎビツト
となる。
ると、X2の２の補数X3を信号線３６を通して選
択回路３２０に出力する。選択回路３２０は、前
記２進数X2と、前記補数X3と、前記判定信号C0
とを入力すると、判定信号C0が１か０かによつ
て２進数X2かその補数X3かのいずれかを選択し
て２進数Z2とし、信号線３９を通して出力する。
ここで２進数Z2は前記２つのＭビツトの２進数
ＸとＹとの差の絶対値｜Ｘ−Ｙ｜の下位Ｎビツト
となる。
次に第３図に示した補助入力付絶対値演算回路
３００の詳細なブロツク構成を第５図を参照して
説明る。第５図において、信号線３２は論理和回
路４００の入力に接続される。また信号線３１は
全加算器４２０の入力に接続される。また信号線
３０は各ビツト反転回路４１０および信号線４０
を介して全加算器４２０の入力に接続される。論
理和回路４００の出力は信号線４１を介して論理
和４３０の一方の入力に接続され、他方の入力に
は全加算器４２０の判定信号出力が信号線４２を
介して接続される。この論理和回路４３０の出力
は信号線４３を介して全加算器４２０の補助入力
に接続される。この全加算器４２０の出力は信号
線４５を介して直接選択回路４４０の入力に接続
され、また各ビツト反転回路４５０および信号線
４６を介して選択回路４４０の入力に接続され
る。また全加算器４２０の判定出力は前記信号線
３７に接続される。この信号線３７は信号線４７
および前記信号線４２に分岐し、信号線４７は選
択回路４４０の入力に接続される。この選択回路
４４０の出力には前記信号線３８が接続される。
３００の詳細なブロツク構成を第５図を参照して
説明る。第５図において、信号線３２は論理和回
路４００の入力に接続される。また信号線３１は
全加算器４２０の入力に接続される。また信号線
３０は各ビツト反転回路４１０および信号線４０
を介して全加算器４２０の入力に接続される。論
理和回路４００の出力は信号線４１を介して論理
和４３０の一方の入力に接続され、他方の入力に
は全加算器４２０の判定信号出力が信号線４２を
介して接続される。この論理和回路４３０の出力
は信号線４３を介して全加算器４２０の補助入力
に接続される。この全加算器４２０の出力は信号
線４５を介して直接選択回路４４０の入力に接続
され、また各ビツト反転回路４５０および信号線
４６を介して選択回路４４０の入力に接続され
る。また全加算器４２０の判定出力は前記信号線
３７に接続される。この信号線３７は信号線４７
および前記信号線４２に分岐し、信号線４７は選
択回路４４０の入力に接続される。この選択回路
４４０の出力には前記信号線３８が接続される。
このような構成の回路では、２進数X2が信号
線３２を通つて論理和回路４００に入力し、２進
数Y1が信号線３０を通つて各ビツト反転回路４
１０に入力し、かつ２進数X1が信号線３１を通
つて全加算器４２０に入力すると、論理和回路４
００は２進数X2の全ビツトが０のときのみ論理
和信号C1を０にし、また２進数X2の全ビツトの
うち１ビツトでも１があるときには論理和信号
C1を１にする。この論理和信号C1は信号線４１
を通つて論理和回路４３０に入力する。各ビツト
反転回路４１０は前記２進数Y1が入力すると、
２進数Y1の各ビツトを反転させ、２進数Y1の１
の補数1を信号線４０を通して全加算器４２０
に出力する。全加算器４２０は、前記２進数X1
と、前記２進数1と、論理和回路４３０の出力
である最下位ビツトへの補助入力C2とを入力し、
和Ｓ＝X1＋1＋C2を計算し、信号線４５を通し
て選択回路４４０と各ビツト反転回路４５０とに
出力する。ここで前記全加算器４２０はその最上
位からの桁上げ出力が１のときにはX1＋C2＞Y1
を示し、また０のときにはX1＋C2≦Y1を示す。
全加算器４２０はこの判定結果を判定信号C0と
して信号線３７を通して出力するとともに、信号
線４７を通して選択回路４４０に出力し、かつ信
号線４２を通して論理和回路４３０に出力する。
線３２を通つて論理和回路４００に入力し、２進
数Y1が信号線３０を通つて各ビツト反転回路４
１０に入力し、かつ２進数X1が信号線３１を通
つて全加算器４２０に入力すると、論理和回路４
００は２進数X2の全ビツトが０のときのみ論理
和信号C1を０にし、また２進数X2の全ビツトの
うち１ビツトでも１があるときには論理和信号
C1を１にする。この論理和信号C1は信号線４１
を通つて論理和回路４３０に入力する。各ビツト
反転回路４１０は前記２進数Y1が入力すると、
２進数Y1の各ビツトを反転させ、２進数Y1の１
の補数1を信号線４０を通して全加算器４２０
に出力する。全加算器４２０は、前記２進数X1
と、前記２進数1と、論理和回路４３０の出力
である最下位ビツトへの補助入力C2とを入力し、
和Ｓ＝X1＋1＋C2を計算し、信号線４５を通し
て選択回路４４０と各ビツト反転回路４５０とに
出力する。ここで前記全加算器４２０はその最上
位からの桁上げ出力が１のときにはX1＋C2＞Y1
を示し、また０のときにはX1＋C2≦Y1を示す。
全加算器４２０はこの判定結果を判定信号C0と
して信号線３７を通して出力するとともに、信号
線４７を通して選択回路４４０に出力し、かつ信
号線４２を通して論理和回路４３０に出力する。
論理和回路４３０は前記論理和信号C1と前記
判定信号C0とを入力すると、論理和信号C1と判
定信号C0との論理和を計算し、その論理和信号
C2が信号線４３を通つて前記全加算器４２０の
補助入力に導かれる。この結果前記全加算器４２
０は判定信号C0が１のときには論理和信号C2を
１にし、判定信号C0が０のときには論理和信号
C2をC1にして、それぞれ補助入力とすることに
なる。各ビツト反転４５０は前記和Ｓを入力する
と、和Ｓの各ビツトを反転させ、和Ｓの１の補数
Ｓを信号線４６を通して選択回路４４０に出力す
る。選択回路４４０は、前記和Ｓと、その１の補
数と、前記判定信号線C0とを入力すると、判
定信号C0が１のときには和Ｓを選択し、また判
定信号C0が０のときには和Ｓの１の補数を選
択して２進数Z1とし、信号線３８を通して出力
する。ここで２進数Z1は判定信号C0が１のとき
にはZ1＝Ｓ＝X1−Y1となり、また判定信号C0が
０のときにはZ1＝＝Y1−X1−C1となる。
判定信号C0とを入力すると、論理和信号C1と判
定信号C0との論理和を計算し、その論理和信号
C2が信号線４３を通つて前記全加算器４２０の
補助入力に導かれる。この結果前記全加算器４２
０は判定信号C0が１のときには論理和信号C2を
１にし、判定信号C0が０のときには論理和信号
C2をC1にして、それぞれ補助入力とすることに
なる。各ビツト反転４５０は前記和Ｓを入力する
と、和Ｓの各ビツトを反転させ、和Ｓの１の補数
Ｓを信号線４６を通して選択回路４４０に出力す
る。選択回路４４０は、前記和Ｓと、その１の補
数と、前記判定信号線C0とを入力すると、判
定信号C0が１のときには和Ｓを選択し、また判
定信号C0が０のときには和Ｓの１の補数を選
択して２進数Z1とし、信号線３８を通して出力
する。ここで２進数Z1は判定信号C0が１のとき
にはZ1＝Ｓ＝X1−Y1となり、また判定信号C0が
０のときにはZ1＝＝Y1−X1−C1となる。
次に補助入力付絶対値演算回路３００の他の実
施例を第６図を参照して詳細に説明する。第６図
において、信号線３２は論理和回路５００の入力
に接続される。また信号線３１は全加算器５２０
および５２１の各入力に接続される。また信号線
３０は各ビツト反転回路５１０および信号線５０
を介して全加算器５２０および５２１の各入力に
接続される。論理和回路５００の出力は信号線５
１を介して全加算器５２０の補助入力に接続され
る。また全加算器５２１の補助入力には１が与え
られる。全加算器５２０の出力は信号線５２、各
ビツト反転回路５３０および信号線５３を介して
選択回路５４０の入力に接続される。また全加算
器５２１の出力は信号線５４を介して選択回路５
４０の入力に接続される。さらに全加算器５２０
の判定出力は前記信号線３７に接続される。この
信号線３７は信号線５５に分岐して選択回路５４
０の入力に接続される。この選択回路５４０の出
力には前記信号線３８が接続される。
施例を第６図を参照して詳細に説明する。第６図
において、信号線３２は論理和回路５００の入力
に接続される。また信号線３１は全加算器５２０
および５２１の各入力に接続される。また信号線
３０は各ビツト反転回路５１０および信号線５０
を介して全加算器５２０および５２１の各入力に
接続される。論理和回路５００の出力は信号線５
１を介して全加算器５２０の補助入力に接続され
る。また全加算器５２１の補助入力には１が与え
られる。全加算器５２０の出力は信号線５２、各
ビツト反転回路５３０および信号線５３を介して
選択回路５４０の入力に接続される。また全加算
器５２１の出力は信号線５４を介して選択回路５
４０の入力に接続される。さらに全加算器５２０
の判定出力は前記信号線３７に接続される。この
信号線３７は信号線５５に分岐して選択回路５４
０の入力に接続される。この選択回路５４０の出
力には前記信号線３８が接続される。
このような構成の回路では、２進数X2が信号
線３２を通つて論理和回路５００に入力し、２進
数Y1が信号線３０を通つて各ビツト反転回路５
１０に入力し、かつ２進数X1が信号線３１を通
つて全加算器５２０および５２１に入力すると、
論理和回路５００は２進数X2の全ビツトが０の
ときのみ論理和信号C1を０にし、また２進数X2
の全ビツトのうち１ビツトでも１があるときには
論理和信号C1を１にする。この論理和信号C1は
信号線５１を通つて全加算器５２０の最下位への
補助入力となる。各ビツト反転回路５１０は前記
２進数Y1を入力すると、２進数Y1の各ビツトを
反転させ、２進数Y1の１の補数1を信号線５０
を通して全加算器５２０および５２１に出力す
る。
線３２を通つて論理和回路５００に入力し、２進
数Y1が信号線３０を通つて各ビツト反転回路５
１０に入力し、かつ２進数X1が信号線３１を通
つて全加算器５２０および５２１に入力すると、
論理和回路５００は２進数X2の全ビツトが０の
ときのみ論理和信号C1を０にし、また２進数X2
の全ビツトのうち１ビツトでも１があるときには
論理和信号C1を１にする。この論理和信号C1は
信号線５１を通つて全加算器５２０の最下位への
補助入力となる。各ビツト反転回路５１０は前記
２進数Y1を入力すると、２進数Y1の各ビツトを
反転させ、２進数Y1の１の補数1を信号線５０
を通して全加算器５２０および５２１に出力す
る。
全加算器５２０は前記２進数X1と前記２進数
Y1とを入力とし、前記論理和信号C1を最下位ビ
ツトへの補助入力として和S0＝X1＋1＋C1を計
算し、信号線５２を通して各ビツト反転回路５３
０に出力する。ここで全加算器５２０の最上位か
らの桁上げ出力が１のときにはX1＋C1＞Y1を示
し、また０のときにはX1＋C1≦Y1を示す。全加
算器５２０はこの判定結果を判定信号C0として
信号線３７を通して出力するとともに、信号線５
５を通して選択回路５４０に出力する。一方全加
算器５２１は前記２進数X1と前記２進数1とを
入力とし、最下位ビツトへの補助入力を１として
和S1＝X1＋1＋１を計算し、信号線５４を通し
て選択回路５４０に出力する。各ビツト反転回路
５３０は前記和S0を入力すると、和S0の各ビツ
トを反転させ、和S0の１の補数0を信号線５３
を通して選択回路５４０に出力する。
Y1とを入力とし、前記論理和信号C1を最下位ビ
ツトへの補助入力として和S0＝X1＋1＋C1を計
算し、信号線５２を通して各ビツト反転回路５３
０に出力する。ここで全加算器５２０の最上位か
らの桁上げ出力が１のときにはX1＋C1＞Y1を示
し、また０のときにはX1＋C1≦Y1を示す。全加
算器５２０はこの判定結果を判定信号C0として
信号線３７を通して出力するとともに、信号線５
５を通して選択回路５４０に出力する。一方全加
算器５２１は前記２進数X1と前記２進数1とを
入力とし、最下位ビツトへの補助入力を１として
和S1＝X1＋1＋１を計算し、信号線５４を通し
て選択回路５４０に出力する。各ビツト反転回路
５３０は前記和S0を入力すると、和S0の各ビツ
トを反転させ、和S0の１の補数0を信号線５３
を通して選択回路５４０に出力する。
選択回路５４０は、前記和S1と、前記補数0
と、前記判定信号C0とを入力すると、判定信号
C0が１のときには和S1を選択し、判定信号C0が
０のときには和S0の１の補数0を選択して２進
数Z1とし、信号線３８を通して出力する。ここ
で２進数Z1は判定信号C0が１のときには、Z1＝
S1＝X1−Y1となり、また判定信号C0が０のとき
にはZ1＝0＝Y1−X1−C1となる。
と、前記判定信号C0とを入力すると、判定信号
C0が１のときには和S1を選択し、判定信号C0が
０のときには和S0の１の補数0を選択して２進
数Z1とし、信号線３８を通して出力する。ここ
で２進数Z1は判定信号C0が１のときには、Z1＝
S1＝X1−Y1となり、また判定信号C0が０のとき
にはZ1＝0＝Y1−X1−C1となる。
本発明では前記絶対値｜Ｘ−Ｙ｜の上位Ｍ―Ｎ
ビツトの２進数Z1は補助入力付絶対値演算回路
３００による演算時間のみによつて決定され、下
位Ｎビツトの２進数Z2の演算時間の影響を受け
ないため、従来技術では下位Ｎビツトが決定され
た後、上位Ｍ―Ｎビツトが決定されていたのに比
較し、全体の演算時間を短縮することができる。
さらに下位Ｎビツトでは絶対値演算回路としての
機能をもつ回路は必要とせず、下位Ｎビツトの演
算回路を補数発生回路と選択回路のみで構成する
ことにより、全体の金物量も削減することができ
る。
ビツトの２進数Z1は補助入力付絶対値演算回路
３００による演算時間のみによつて決定され、下
位Ｎビツトの２進数Z2の演算時間の影響を受け
ないため、従来技術では下位Ｎビツトが決定され
た後、上位Ｍ―Ｎビツトが決定されていたのに比
較し、全体の演算時間を短縮することができる。
さらに下位Ｎビツトでは絶対値演算回路としての
機能をもつ回路は必要とせず、下位Ｎビツトの演
算回路を補数発生回路と選択回路のみで構成する
ことにより、全体の金物量も削減することができ
る。
本発明は、以上説明したように、２つのＭビツ
トの２進数入力のうち一方の下位Ｎビツトが０で
あることが既知の場合には、下位Ｎビツトと上位
Ｍ―Ｎビツトとの演算を分離した構成にすること
により、演算時間を短縮し、金物量を削減できる
優れた効果がある。
トの２進数入力のうち一方の下位Ｎビツトが０で
あることが既知の場合には、下位Ｎビツトと上位
Ｍ―Ｎビツトとの演算を分離した構成にすること
により、演算時間を短縮し、金物量を削減できる
優れた効果がある。
第１図および第２図は従来例絶対値演算回路の
ブロツク構成図。第３図は本発明の一実施例絶対
値演算回路のブロツク構成図。第４図は演算する
２進数Ｘ・Ｙおよび演算出力Ｚのビツト構成を示
す図。第５図は第３図で示した補助入力付絶対値
演算回路の一例を示すブロツク構成図。第６図は
第３図で示した補助入力付絶対値演算回路の他の
例を示すブロツク構成図。 ３００…補助入力付絶対値演算回路、３１０…
補数発生回路、３２０、４４０、５４０…選択回
路、４００、４３０、５００…論理和回路、４１
０、４５０、５１０、５３０…各ビツト反転回
路、４２０、５２０、５２１…全加算器。
ブロツク構成図。第３図は本発明の一実施例絶対
値演算回路のブロツク構成図。第４図は演算する
２進数Ｘ・Ｙおよび演算出力Ｚのビツト構成を示
す図。第５図は第３図で示した補助入力付絶対値
演算回路の一例を示すブロツク構成図。第６図は
第３図で示した補助入力付絶対値演算回路の他の
例を示すブロツク構成図。 ３００…補助入力付絶対値演算回路、３１０…
補数発生回路、３２０、４４０、５４０…選択回
路、４００、４３０、５００…論理和回路、４１
０、４５０、５１０、５３０…各ビツト反転回
路、４２０、５２０、５２１…全加算器。
Claims (1)
- 【特許請求の範囲】 １ Ｍビツトの２進数ＸとＭビツトのうち下位Ｎ
ビツトが０の２進数Ｙとの差の絶対値 Ｚ＝｜Ｘ−Ｙ｜ を計算する絶対値演算回路において、 前記２進数Ｘの下位Ｎビツト部を２進数X2と
し、その上位Ｍ―Ｎビツト部を２進数X1とし、
かつ前記２進数Ｙの上位Ｍ−Ｎビツト部を２進数
Y1とするとき、 前記２進数X2の全ビツトの論理和C1を作成す
る論理和回路を含み、この論理和C1と前記２進
数X1との和すなわちX1＋C1と、２進数Y1との
大小関係を判定し、 X1＋C1＞Y1のときにはX1−Y1を計算し前記
絶対値Ｚの上位Ｍ−Ｎビツト部Z1として出力する
とともに、判定信号C0＝１を出力し、 X1＋C1≦Y1のときにはY1−X1−C1 を計算し前記絶対値Ｚの上位Ｍ―Ｎビツト部Z1と
して出力するとともに判定信号C0＝０を出力す
る補助入力付絶対値演算回路と、 前記２進数X2の２の補数X3を計算して出力す
る補数発生回路と、 前記２進数X2と前記補数X3とを入力とし、前
記判定信号C0に基づいて２進数X2または補数X3
のいずれか一方を選択し前記絶対値Ｚの下位Ｎビ
ツト部Z2として出力する選択回路と を備えたことを特徴とする絶対値演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121951A JPS6014326A (ja) | 1983-07-05 | 1983-07-05 | 絶対値演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121951A JPS6014326A (ja) | 1983-07-05 | 1983-07-05 | 絶対値演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014326A JPS6014326A (ja) | 1985-01-24 |
| JPH0149973B2 true JPH0149973B2 (ja) | 1989-10-26 |
Family
ID=14823950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121951A Granted JPS6014326A (ja) | 1983-07-05 | 1983-07-05 | 絶対値演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014326A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142010U (ja) * | 1986-03-04 | 1987-09-08 | ||
| KR870009295A (ko) * | 1986-03-28 | 1987-10-24 | 엔. 라이스 머레트 | 멀티플렉스된 바이패스 경로를 갖고있는 비트 슬라이스 프로세서용 alu |
| JPH07122845B2 (ja) * | 1986-11-06 | 1995-12-25 | 日本電気株式会社 | 演算装置 |
| JP2681968B2 (ja) * | 1988-02-12 | 1997-11-26 | 松下電器産業株式会社 | 演算処理装置 |
| JPH0223746U (ja) * | 1988-07-28 | 1990-02-16 | ||
| JPH038018A (ja) * | 1989-06-06 | 1991-01-16 | Toshiba Corp | 符号付き絶対値加減算器 |
| US5699287A (en) * | 1992-09-30 | 1997-12-16 | Texas Instruments Incorporated | Method and device for adding and subtracting thermometer coded data |
| EP0644442B1 (en) * | 1993-04-02 | 2000-06-21 | The Furukawa Electric Co., Ltd. | Terminal of optical fiber, method of its manufacture, and structure for connecting the terminal and optical device |
-
1983
- 1983-07-05 JP JP58121951A patent/JPS6014326A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6014326A (ja) | 1985-01-24 |
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