JPH11134175A - 乗加減算器及び演算器 - Google Patents
乗加減算器及び演算器Info
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- JPH11134175A JPH11134175A JP9297386A JP29738697A JPH11134175A JP H11134175 A JPH11134175 A JP H11134175A JP 9297386 A JP9297386 A JP 9297386A JP 29738697 A JP29738697 A JP 29738697A JP H11134175 A JPH11134175 A JP H11134175A
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】
【課題】 乗加減算器の回路規模の縮小化及び計算速度
の高速化を図る。 【解決手段】 ブースデコーダ２０では、乗算でＡ×Ｂ
又は−Ａ×Ｂをするかによって、Ａ又は−Ａをブースの
アルゴリズムにしたがってデコードする。部分積生成・
部分加算回路３０では、このデコード結果にしたがって
Ａ×Ｂ又は−Ａ×Ｂの部分積を生成するとともに、この
部分積を加算していく。また、部分積生成・部分加算回
路３０には、この乗算結果にＣを加算するか又は−Ｃを
加算するかによって、Ｃ又はこのＣのビットを反転した
データが入力される。このＣ又はＣのビットを反転した
データも、部分積生成・部分加算回路３０で加算されて
いく。最終加算回路５０では、この部分積の最後の加算
を行うとともに、−Ｃを加算する場合には１を加算す
る。これにより、Ｚ＝±（Ａ×Ｂ）±Ｃ（符号順不同）
の計算を行うことができる。
の高速化を図る。 【解決手段】 ブースデコーダ２０では、乗算でＡ×Ｂ
又は−Ａ×Ｂをするかによって、Ａ又は−Ａをブースの
アルゴリズムにしたがってデコードする。部分積生成・
部分加算回路３０では、このデコード結果にしたがって
Ａ×Ｂ又は−Ａ×Ｂの部分積を生成するとともに、この
部分積を加算していく。また、部分積生成・部分加算回
路３０には、この乗算結果にＣを加算するか又は−Ｃを
加算するかによって、Ｃ又はこのＣのビットを反転した
データが入力される。このＣ又はＣのビットを反転した
データも、部分積生成・部分加算回路３０で加算されて
いく。最終加算回路５０では、この部分積の最後の加算
を行うとともに、−Ｃを加算する場合には１を加算す
る。これにより、Ｚ＝±（Ａ×Ｂ）±Ｃ（符号順不同）
の計算を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、乗加減算器及び演
算器に関し、例えばブースのアルゴリズム等を用いた乗
加減算器及び演算器に関する。
算器に関し、例えばブースのアルゴリズム等を用いた乗
加減算器及び演算器に関する。
【０００２】
【従来の技術】図２３は、Ｚ＝±（Ａ×Ｂ）±Ｃ（符号
順不同）を演算する、発明者が個人的に知り得た従来の
乗加減算器を示す図である。ここで、Ａ、Ｂ、Ｃ、Ｚ
は、いずれも、２の補数表現がされた２進数データを示
している。
順不同）を演算する、発明者が個人的に知り得た従来の
乗加減算器を示す図である。ここで、Ａ、Ｂ、Ｃ、Ｚ
は、いずれも、２の補数表現がされた２進数データを示
している。
【０００３】この図２３からわかるように、乗数Ａは、
ブースデコーダ回路１に入力される。この乗数Ａは、こ
のブースデコーダ回路１でブースアルゴリズムにしたが
ってデコードされる。このデコード結果は、部分積生成
・部分加算回路２に入力される。この部分積生成・部分
加算回路２には、被乗数Ｂも入力されており、これら乗
数Ａと被乗数Ｂとにより、ブースアルゴリズムを用い
て、部分積を生成するとともに、同じ重みをもつ部分積
を加算する。但し、この部分積生成・部分加算回路２で
は、生成された部分積の加算のうちの一部を行う。具体
的には、ＣＳＡ（Carry Save Adder）方式により各段の
部分積を加算していき、最後の段の加算をする１つ前ま
で加算をする。そして、この加算結果は、乗算部最終加
算回路３に入力される。
ブースデコーダ回路１に入力される。この乗数Ａは、こ
のブースデコーダ回路１でブースアルゴリズムにしたが
ってデコードされる。このデコード結果は、部分積生成
・部分加算回路２に入力される。この部分積生成・部分
加算回路２には、被乗数Ｂも入力されており、これら乗
数Ａと被乗数Ｂとにより、ブースアルゴリズムを用い
て、部分積を生成するとともに、同じ重みをもつ部分積
を加算する。但し、この部分積生成・部分加算回路２で
は、生成された部分積の加算のうちの一部を行う。具体
的には、ＣＳＡ（Carry Save Adder）方式により各段の
部分積を加算していき、最後の段の加算をする１つ前ま
で加算をする。そして、この加算結果は、乗算部最終加
算回路３に入力される。
【０００４】この乗算部最終加算回路３では、これらの
部分積の最終的な加算が行われる。すなわち、部分積の
加算のうちの最後の段の加算が行われる。この最後の段
の加算は、下の桁からの桁上げも考慮しなければならな
いため、ＣＬＡ（Carry Lookahead adder）方式や、全
加算器を直列的につないだリップルキャリー方式等で、
行われる。この乗算部最終加算回路３で、同じ重みを持
つ部分積がすべて加算されたことになり、Ａ×Ｂの演算
結果のデータが出力される。
部分積の最終的な加算が行われる。すなわち、部分積の
加算のうちの最後の段の加算が行われる。この最後の段
の加算は、下の桁からの桁上げも考慮しなければならな
いため、ＣＬＡ（Carry Lookahead adder）方式や、全
加算器を直列的につないだリップルキャリー方式等で、
行われる。この乗算部最終加算回路３で、同じ重みを持
つ部分積がすべて加算されたことになり、Ａ×Ｂの演算
結果のデータが出力される。
【０００５】このＡ×Ｂの演算結果のデータは、符号反
転回路４に入力される。この符号反転回路４では、制御
信号１に基づいて、Ａ×Ｂの符号の反転を行う。すなわ
ち、制御信号１の値の如何により、Ａ×Ｂをそのまま出
力するか、又は、Ａ×Ｂの符号を反転させて、−（Ａ×
Ｂ）を出力する。この出力は、加算器５に入力される。
転回路４に入力される。この符号反転回路４では、制御
信号１に基づいて、Ａ×Ｂの符号の反転を行う。すなわ
ち、制御信号１の値の如何により、Ａ×Ｂをそのまま出
力するか、又は、Ａ×Ｂの符号を反転させて、−（Ａ×
Ｂ）を出力する。この出力は、加算器５に入力される。
【０００６】一方、符号反転回路６には、加数Ｃが入力
される。この符号反転回路６では、制御信号２に基づい
て、加数Ｃの符号の反転を行う。すなわち、制御信号２
の値の如何により、Ｃをそのまま出力するが、又は、Ｃ
の符号を反転させて、−Ｃを出力する。この出力も、加
算器５に入力される。
される。この符号反転回路６では、制御信号２に基づい
て、加数Ｃの符号の反転を行う。すなわち、制御信号２
の値の如何により、Ｃをそのまま出力するが、又は、Ｃ
の符号を反転させて、−Ｃを出力する。この出力も、加
算器５に入力される。
【０００７】加算器５では、これら符号反転回路４、６
からの入力データの加算を行う。つまり、ＣＬＡ方式等
により、±（Ａ×Ｂ）のデータと±Ｃのデータとの加算
を行う。そして、最終的な計算結果であるＺを出力す
る。
からの入力データの加算を行う。つまり、ＣＬＡ方式等
により、±（Ａ×Ｂ）のデータと±Ｃのデータとの加算
を行う。そして、最終的な計算結果であるＺを出力す
る。
【０００８】
【発明が解決しようとする課題】上述したところからわ
かるように、このような方法でＺ＝±（Ａ×Ｂ）±Ｃ
（符号順不同）を計算する場合、まず±（Ａ×Ｂ）の計
算をし終えてから、±Ｃの加算を行わなければならな
い。このため、機能的に等しい乗算部最終加算回路３と
加算器５とが必要になってしまう。これら乗算部最終加
算回路３と加算器５とは、上述のように、通常、ＣＬＡ
等で設計されるため、回路規模が大きい。このため、乗
算部最終加算回路３と加算器５との２つを用いると、全
体の回路面積が大きくなってしまうという、問題があっ
た。また、クリティカルパスに含まれるゲート段数も多
くなることから、当然に、計算スピードも遅くなるとい
う問題があった。ここで、クリティカルパスとは、入力
端子と出力端子の間で、信号の伝播に最も時間を要する
経路のことをいう。したがって、機能的に等しい回路を
２つ設けることによる、計算スピードに対する利点もな
かった。
かるように、このような方法でＺ＝±（Ａ×Ｂ）±Ｃ
（符号順不同）を計算する場合、まず±（Ａ×Ｂ）の計
算をし終えてから、±Ｃの加算を行わなければならな
い。このため、機能的に等しい乗算部最終加算回路３と
加算器５とが必要になってしまう。これら乗算部最終加
算回路３と加算器５とは、上述のように、通常、ＣＬＡ
等で設計されるため、回路規模が大きい。このため、乗
算部最終加算回路３と加算器５との２つを用いると、全
体の回路面積が大きくなってしまうという、問題があっ
た。また、クリティカルパスに含まれるゲート段数も多
くなることから、当然に、計算スピードも遅くなるとい
う問題があった。ここで、クリティカルパスとは、入力
端子と出力端子の間で、信号の伝播に最も時間を要する
経路のことをいう。したがって、機能的に等しい回路を
２つ設けることによる、計算スピードに対する利点もな
かった。
【０００９】そこで本発明は、前記課題に鑑みてなされ
たものであり、機能的に等しい２つの回路を設ける必要
のない、乗加減算器を提供することを目的とする。すな
わち、乗算部最終加算回路３と加算器５のうち、加算器
５を省略可能な、乗加減算器を提供することを目的とす
る。さらに、これにより、回路面積の縮小を図り、計算
スピードの向上を図った、乗加減算器を提供することを
目的とする。
たものであり、機能的に等しい２つの回路を設ける必要
のない、乗加減算器を提供することを目的とする。すな
わち、乗算部最終加算回路３と加算器５のうち、加算器
５を省略可能な、乗加減算器を提供することを目的とす
る。さらに、これにより、回路面積の縮小を図り、計算
スピードの向上を図った、乗加減算器を提供することを
目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る乗加減算器は、乗算部にブースのアル
ゴリズムを用いて、２の補数データＺ、Ａ、Ｂ及びＣに
対して、Ｚ＝±（Ａ×Ｂ）±Ｃ（符号順不同）の計算を
行う乗加減算器であって、乗算でＡ×Ｂ又は−Ａ×Ｂの
いずれかを行うかによって、第１制御信号を切り替える
ことにより、Ａをそのままデコードするか、又は、−Ａ
をデコードするかが切り替わるデコード手段と、加算で
Ｃ又は−Ｃのいずれを加算するかによって、第２制御信
号を切り替えることにより、選択的にＣをビット反転す
るビット反転手段と、前記デコード手段のデコード結果
とＢとを入力することにより、これらの部分積を生成
し、これら部分積同士の部分加算を行うとともに、前記
部分積と前記ビット反転手段からの入力データとの加算
を行い、中間段階の加算結果を出力する、部分積生成・
部分加算手段と、前記部分積生成・部分加算手段からの
中間段階の加算結果に対して、最終加算を行うととも
に、前記第２制御信号によって−Ｃを加算する場合には
選択的に最下位ビットに１を加算する、最終加算手段
と、を備えたことを特徴とする。
め、本発明に係る乗加減算器は、乗算部にブースのアル
ゴリズムを用いて、２の補数データＺ、Ａ、Ｂ及びＣに
対して、Ｚ＝±（Ａ×Ｂ）±Ｃ（符号順不同）の計算を
行う乗加減算器であって、乗算でＡ×Ｂ又は−Ａ×Ｂの
いずれかを行うかによって、第１制御信号を切り替える
ことにより、Ａをそのままデコードするか、又は、−Ａ
をデコードするかが切り替わるデコード手段と、加算で
Ｃ又は−Ｃのいずれを加算するかによって、第２制御信
号を切り替えることにより、選択的にＣをビット反転す
るビット反転手段と、前記デコード手段のデコード結果
とＢとを入力することにより、これらの部分積を生成
し、これら部分積同士の部分加算を行うとともに、前記
部分積と前記ビット反転手段からの入力データとの加算
を行い、中間段階の加算結果を出力する、部分積生成・
部分加算手段と、前記部分積生成・部分加算手段からの
中間段階の加算結果に対して、最終加算を行うととも
に、前記第２制御信号によって−Ｃを加算する場合には
選択的に最下位ビットに１を加算する、最終加算手段
と、を備えたことを特徴とする。
【００１１】
【発明の実施の形態】本発明は、±（Ａ×Ｂ）±Ｃ（符
号順不同）を計算する乗加減算器において、乗算で生成
された部分積を加算するための回路と、この乗算結果に
加数を加算するための回路とを、共通に使用することに
より、回路規模の縮小化及び計算速度の高速化を図った
ものである。以下、本発明の一実施形態について図面を
参照して詳細に説明する。
号順不同）を計算する乗加減算器において、乗算で生成
された部分積を加算するための回路と、この乗算結果に
加数を加算するための回路とを、共通に使用することに
より、回路規模の縮小化及び計算速度の高速化を図った
ものである。以下、本発明の一実施形態について図面を
参照して詳細に説明する。
【００１２】図１は、本実施形態に係る乗加減算器を示
す図である。この乗加減算器は、Ｚ＝±（Ａ×Ｂ）±Ｃ
（符号順不同）をブースのアルゴリズムを利用して計算
するための、演算器である。ここで、Ａ、Ｂ、Ｃ、Ｚ
は、いずれも、２の補数表現がされた２進数のデータで
ある。また、符号順不同とは、＋（Ａ×Ｂ）＋Ｃ、＋
（Ａ×Ｂ）−Ｃ、−（Ａ×Ｂ）＋Ｃ、−（Ａ×Ｂ）−Ｃ
という、４パターンの計算があることを意味する。
す図である。この乗加減算器は、Ｚ＝±（Ａ×Ｂ）±Ｃ
（符号順不同）をブースのアルゴリズムを利用して計算
するための、演算器である。ここで、Ａ、Ｂ、Ｃ、Ｚ
は、いずれも、２の補数表現がされた２進数のデータで
ある。また、符号順不同とは、＋（Ａ×Ｂ）＋Ｃ、＋
（Ａ×Ｂ）−Ｃ、−（Ａ×Ｂ）＋Ｃ、−（Ａ×Ｂ）−Ｃ
という、４パターンの計算があることを意味する。
【００１３】この図１からわかるように、乗加減算器に
おける図中左側の符号反転回路１０には、乗数Ａが入力
される。この符号反転回路１０は、制御信号３に基づい
て、選択的に乗数Ａの符号を反転する。すなわち、制御
信号３の値により、Ａをそのままデータｄとして出力す
るか、又は、Ａの符号を反転した−Ａをデータｄとして
出力する。ここで、２の補数表現におけるＡの符号を反
転するとは、Ａの各ビットを反転した上で、最下位ビッ
トに１を加えることである。このように出力としてＡ又
は−Ａを選択することにより、乗算としてＡ×Ｂ又は−
（Ａ×Ｂ）のどちらを行うかを選択することになる。つ
まり、制御信号３により、Ａ×Ｂ又は−（Ａ×Ｂ）の選
択が可能になっている。このデータｄは、ブースデコー
ダ回路２０に入力される。
おける図中左側の符号反転回路１０には、乗数Ａが入力
される。この符号反転回路１０は、制御信号３に基づい
て、選択的に乗数Ａの符号を反転する。すなわち、制御
信号３の値により、Ａをそのままデータｄとして出力す
るか、又は、Ａの符号を反転した−Ａをデータｄとして
出力する。ここで、２の補数表現におけるＡの符号を反
転するとは、Ａの各ビットを反転した上で、最下位ビッ
トに１を加えることである。このように出力としてＡ又
は−Ａを選択することにより、乗算としてＡ×Ｂ又は−
（Ａ×Ｂ）のどちらを行うかを選択することになる。つ
まり、制御信号３により、Ａ×Ｂ又は−（Ａ×Ｂ）の選
択が可能になっている。このデータｄは、ブースデコー
ダ回路２０に入力される。
【００１４】ブースデコーダ回路２０では、このデータ
ｄのデコードをする。すなわち、２次のブースのアルゴ
リズムに基づいて、Ａ又は−Ａのデコードをする。具体
的には、乗算として（Ａ×Ｂ）を行う場合は乗数Ａをそ
のままデコードすることとなり、乗算として−（Ａ×
Ｂ）を行う場合は乗数Ａの符号を反転した−Ａをデコー
ドすることになる。このブースデコーダ回路２０におけ
るデコード結果は、信号ｅとして、部分積生成・部分加
算回路３０に入力される。この信号ｅにより、ブースデ
コーダ回路２０は、部分積生成・部分加算回路３０へ、
対応する部分積を、＋１倍するのか、−１倍するのか、
＋２倍するのか、−２倍するのか、０倍するのかの、指
令を与える。
ｄのデコードをする。すなわち、２次のブースのアルゴ
リズムに基づいて、Ａ又は−Ａのデコードをする。具体
的には、乗算として（Ａ×Ｂ）を行う場合は乗数Ａをそ
のままデコードすることとなり、乗算として−（Ａ×
Ｂ）を行う場合は乗数Ａの符号を反転した−Ａをデコー
ドすることになる。このブースデコーダ回路２０におけ
るデコード結果は、信号ｅとして、部分積生成・部分加
算回路３０に入力される。この信号ｅにより、ブースデ
コーダ回路２０は、部分積生成・部分加算回路３０へ、
対応する部分積を、＋１倍するのか、−１倍するのか、
＋２倍するのか、−２倍するのか、０倍するのかの、指
令を与える。
【００１５】図１右側のビット反転回路４０には、加数
Ｃが入力される。このビット反転回路４０では、制御信
号４に基づいて、選択的に加数Ｃのビット反転がなされ
る。すなわち、制御信号４の値により、加数Ｃをそのま
まデータｆとして出力するか、又は、加数Ｃのビットを
反転してデータｆとして出力する。このビット反転と後
述する最下位ビットへの１の加算により、Ｃを加算する
か又は−Ｃを加算するかの選択を行う。つまり、制御信
号４により、Ｃを加算するのか減算するのかの選択を行
う。このデータｆも、部分積生成・部分加算回路３０に
入力される。
Ｃが入力される。このビット反転回路４０では、制御信
号４に基づいて、選択的に加数Ｃのビット反転がなされ
る。すなわち、制御信号４の値により、加数Ｃをそのま
まデータｆとして出力するか、又は、加数Ｃのビットを
反転してデータｆとして出力する。このビット反転と後
述する最下位ビットへの１の加算により、Ｃを加算する
か又は−Ｃを加算するかの選択を行う。つまり、制御信
号４により、Ｃを加算するのか減算するのかの選択を行
う。このデータｆも、部分積生成・部分加算回路３０に
入力される。
【００１６】部分積生成・部分加算回路３０には、被乗
数Ｂも入力されている。このため、この部分積生成・部
分加算回路３０では、デコード結果である信号ｅにした
がって乗数Ａと被乗数Ｂの部分積が生成されるととも
に、この部分積の部分加算が行われていく。すなわち、
ＣＳＡ方式で、順次、乗数Ａと被乗数Ｂの部分積を生成
するとともに、これらの同等の重みを持つ部分積同士を
加算していく。但し、この部分積生成・部分加算回路３
０では、部分積の加算のうちの一部が行われる。すなわ
ち、ＣＳＡ方式で加算していく場合の、最後の１段の加
算を除いた各段の加算をする。また、この加算処理の一
部において、２進数のデータｆの加算も行う。すなわ
ち、ビット反転回路から入力された２進数のデータｆ
も、この部分積生成・部分加算回路３０で同等の重みを
持つ部分積と加算される。この中間段階の加算結果を、
２進数のデータｇとして、最終加算回路５０へ入力す
る。
数Ｂも入力されている。このため、この部分積生成・部
分加算回路３０では、デコード結果である信号ｅにした
がって乗数Ａと被乗数Ｂの部分積が生成されるととも
に、この部分積の部分加算が行われていく。すなわち、
ＣＳＡ方式で、順次、乗数Ａと被乗数Ｂの部分積を生成
するとともに、これらの同等の重みを持つ部分積同士を
加算していく。但し、この部分積生成・部分加算回路３
０では、部分積の加算のうちの一部が行われる。すなわ
ち、ＣＳＡ方式で加算していく場合の、最後の１段の加
算を除いた各段の加算をする。また、この加算処理の一
部において、２進数のデータｆの加算も行う。すなわ
ち、ビット反転回路から入力された２進数のデータｆ
も、この部分積生成・部分加算回路３０で同等の重みを
持つ部分積と加算される。この中間段階の加算結果を、
２進数のデータｇとして、最終加算回路５０へ入力す
る。
【００１７】最終加算回路５０では、上述の部分積の加
算工程のうちの最後の１段の加算を行う。すなわち、Ｃ
ＳＡ方式では、最後の段の加算においては、桁上がりを
次の段で加算することができない。したがって、最後の
段の桁上がりは最後の段で加算されていなければならな
い。このため、最後の段の加算は、リップルキャリー加
算方式やＣＬＡ方式で行わなければならない。本実施形
態においては、演算速度の高速化を図るため、ＣＬＡ方
式により加算を行っている。この最終加算回路５０に
は、制御信号４も入力されている。この制御信号４によ
り、最終加算回路５０では、加数Ｃを反転させた場合に
最下位ビットに１を加える。すなわち、ビット反転回路
５０で加数Ｃのビット反転をした場合に、１を加える。
これにより、乗算結果に−Ｃを加算したこととなる。す
なわち、ビット反転回路４０でビット反転し、最終加算
回路５０で最下位ビットに１を加えることにより、−Ｃ
についての２の補数表現を成し得たこととなる。これに
より最終的な演算結果Ｚを得ることができる。すなわ
ち、±（Ａ×Ｂ）±Ｃ（符号順不同）の演算結果Ｚを得
ることができる。
算工程のうちの最後の１段の加算を行う。すなわち、Ｃ
ＳＡ方式では、最後の段の加算においては、桁上がりを
次の段で加算することができない。したがって、最後の
段の桁上がりは最後の段で加算されていなければならな
い。このため、最後の段の加算は、リップルキャリー加
算方式やＣＬＡ方式で行わなければならない。本実施形
態においては、演算速度の高速化を図るため、ＣＬＡ方
式により加算を行っている。この最終加算回路５０に
は、制御信号４も入力されている。この制御信号４によ
り、最終加算回路５０では、加数Ｃを反転させた場合に
最下位ビットに１を加える。すなわち、ビット反転回路
５０で加数Ｃのビット反転をした場合に、１を加える。
これにより、乗算結果に−Ｃを加算したこととなる。す
なわち、ビット反転回路４０でビット反転し、最終加算
回路５０で最下位ビットに１を加えることにより、−Ｃ
についての２の補数表現を成し得たこととなる。これに
より最終的な演算結果Ｚを得ることができる。すなわ
ち、±（Ａ×Ｂ）±Ｃ（符号順不同）の演算結果Ｚを得
ることができる。
【００１８】図２は、図１に示した乗加減算器の具体的
構成を示した図である。
構成を示した図である。
【００１９】この図２からわかるように、図中左側に
は、前述した符号反転回路１０が設けられている。この
符号反転回路１０は、複数の選択回路ＳＥＬ１、ＳＥＬ
２から構成されている。これら選択回路ＳＥＬ１、ＳＥ
Ｌ２には、乗数Ａと制御信号３とが入力されている。本
実施形態では、乗数ＡはＡＭ０〜ＡＭ１１の１２ビット
からなる２の補数表現されたデータである。そして、こ
の符号反転回路１０からは、ｄｍ０〜ｄｍ１１の１２ビ
ットからなるデータｄが出力される。上述したように、
このデータｄは、制御信号３の値に応じて、Ａ又は−Ａ
を表している。この符号反転回路１０で用いられている
選択回路ＳＥＬ１の回路構成の一例を図３に示し、選択
回路ＳＥＬ２の回路構成の一例を図４に示す。なお、選
択回路ＳＥＬ１、ＳＥＬ２を交互に配置したのは、選択
回路ＳＥＬ１のＣＯから選択回路ＳＥＬ２のＣＯ＿Ｂま
でが、ゲート１段で伝播するようにし、且つ、選択回路
ＳＥＬ２のＣＯ＿Ｂから選択回路ＳＥＬ１のＣＯまで
が、ゲート１段で伝播するようにするためである。この
ようにすることにより、このパスがスピードのネックに
ならないようにしている。
は、前述した符号反転回路１０が設けられている。この
符号反転回路１０は、複数の選択回路ＳＥＬ１、ＳＥＬ
２から構成されている。これら選択回路ＳＥＬ１、ＳＥ
Ｌ２には、乗数Ａと制御信号３とが入力されている。本
実施形態では、乗数ＡはＡＭ０〜ＡＭ１１の１２ビット
からなる２の補数表現されたデータである。そして、こ
の符号反転回路１０からは、ｄｍ０〜ｄｍ１１の１２ビ
ットからなるデータｄが出力される。上述したように、
このデータｄは、制御信号３の値に応じて、Ａ又は−Ａ
を表している。この符号反転回路１０で用いられている
選択回路ＳＥＬ１の回路構成の一例を図３に示し、選択
回路ＳＥＬ２の回路構成の一例を図４に示す。なお、選
択回路ＳＥＬ１、ＳＥＬ２を交互に配置したのは、選択
回路ＳＥＬ１のＣＯから選択回路ＳＥＬ２のＣＯ＿Ｂま
でが、ゲート１段で伝播するようにし、且つ、選択回路
ＳＥＬ２のＣＯ＿Ｂから選択回路ＳＥＬ１のＣＯまで
が、ゲート１段で伝播するようにするためである。この
ようにすることにより、このパスがスピードのネックに
ならないようにしている。
【００２０】図２からわかるように、ブースデコーダ回
路２０は、複数のデコード回路ＤＥＣから構成されてい
る。それぞれのデコード回路ＤＥＣには、ブースアルゴ
リズムにしたがって、ｄｍ０〜ｄｍ１１の１２ビットの
データのうち、３ビットのデータが入力されている。こ
のため、隣り合うデコード回路ＤＥＣ同士には、そのう
ちの１ビットが共通入力されている。このデコード回路
ＤＥＣの回路構成の一例を図５に示す。この図５のデコ
ード回路ＤＥＣは、３ビットのデータにより、４ビット
の信号ｅを生成する。すなわち、ＳＬＸ＿Ｂ、ＳＬＸＢ
＿Ｂ、ＳＬ２ＸＢ＿Ｂ、ＳＬ２Ｘ＿Ｂを生成する。これ
らの信号は、対応する部分積を、それぞれ、１倍する
か、−１倍するか、２倍するか、−２倍するか、を示し
ている。また、信号ｅの４ビットがいずれも立っていな
い場合は、その部分積はゼロにすることを示している。
このため、この指令に基づいて、部分積生成・部分加算
回路３０は、部分積を生成する。
路２０は、複数のデコード回路ＤＥＣから構成されてい
る。それぞれのデコード回路ＤＥＣには、ブースアルゴ
リズムにしたがって、ｄｍ０〜ｄｍ１１の１２ビットの
データのうち、３ビットのデータが入力されている。こ
のため、隣り合うデコード回路ＤＥＣ同士には、そのう
ちの１ビットが共通入力されている。このデコード回路
ＤＥＣの回路構成の一例を図５に示す。この図５のデコ
ード回路ＤＥＣは、３ビットのデータにより、４ビット
の信号ｅを生成する。すなわち、ＳＬＸ＿Ｂ、ＳＬＸＢ
＿Ｂ、ＳＬ２ＸＢ＿Ｂ、ＳＬ２Ｘ＿Ｂを生成する。これ
らの信号は、対応する部分積を、それぞれ、１倍する
か、−１倍するか、２倍するか、−２倍するか、を示し
ている。また、信号ｅの４ビットがいずれも立っていな
い場合は、その部分積はゼロにすることを示している。
このため、この指令に基づいて、部分積生成・部分加算
回路３０は、部分積を生成する。
【００２１】図２からわかるように、部分積生成・部分
加算回路３０は、ドライブ回路ＤＲＶと、符号拡張用セ
レクタ回路ＭＳＳＬと、部分積生成用セレクタ回路ＭＳ
Ｌと、部分積生成用セレクタ回路と全加算器を組み合わ
せた回路ＭＦＡと、必要に応じてＭＦＡをロジック変換
した回路ＭＦＡＣ０Ｓ１、ＭＦＡＣ１、ＭＦＡＣ０と、
半加算回路ＭＨＡと、全加算回路ＭＦＡＺとを、備えて
構成される。この部分積生成・部分加算回路３０には、
ドライブ回路ＤＲＶを介して、ＢＭ０〜ＢＭ１１からな
る１２ビットの被乗数Ｂが入力される。この被乗数Ｂは
２の補数表現されたデータである。ドライブ回路ＤＲＶ
の回路構成の一例を図６に示す。符号拡張用セレクタ回
路ＭＳＳＬの回路構成の一例を図７に示す。部分積生成
用セレクタ回路ＭＳＬの回路構成の一例を図８に示す。
必要に応じてＭＦＡをロジック変換した回路ＭＦＡＣ０
Ｓ１、ＭＦＡＣ１、ＭＦＡＣ０の回路構成の一例を、ぞ
れぞれ、図９、図１０、図１１に示す。部分積生成用セ
レクタ回路と全加算器を組み合わせた回路ＭＦＡの回路
構成の一例を図１２に示す。半加算回路ＭＨＡの回路構
成の一例を図１３に示す。全加算回路ＭＦＡＺの回路構
成の一例を図１４に示す。なお、部分積生成用セレクタ
回路と全加算器を組み合わせた回路ＭＦＡの部分積生成
用セレクタ回路と、このＭＦＡをロジック変換した回路
ＭＦＡＣ０Ｓ１、ＭＦＡＣ１、ＭＦＡＣ０の部分積生成
用セレクタ回路が異なるのは、計算スピードを上げるた
めである。
加算回路３０は、ドライブ回路ＤＲＶと、符号拡張用セ
レクタ回路ＭＳＳＬと、部分積生成用セレクタ回路ＭＳ
Ｌと、部分積生成用セレクタ回路と全加算器を組み合わ
せた回路ＭＦＡと、必要に応じてＭＦＡをロジック変換
した回路ＭＦＡＣ０Ｓ１、ＭＦＡＣ１、ＭＦＡＣ０と、
半加算回路ＭＨＡと、全加算回路ＭＦＡＺとを、備えて
構成される。この部分積生成・部分加算回路３０には、
ドライブ回路ＤＲＶを介して、ＢＭ０〜ＢＭ１１からな
る１２ビットの被乗数Ｂが入力される。この被乗数Ｂは
２の補数表現されたデータである。ドライブ回路ＤＲＶ
の回路構成の一例を図６に示す。符号拡張用セレクタ回
路ＭＳＳＬの回路構成の一例を図７に示す。部分積生成
用セレクタ回路ＭＳＬの回路構成の一例を図８に示す。
必要に応じてＭＦＡをロジック変換した回路ＭＦＡＣ０
Ｓ１、ＭＦＡＣ１、ＭＦＡＣ０の回路構成の一例を、ぞ
れぞれ、図９、図１０、図１１に示す。部分積生成用セ
レクタ回路と全加算器を組み合わせた回路ＭＦＡの回路
構成の一例を図１２に示す。半加算回路ＭＨＡの回路構
成の一例を図１３に示す。全加算回路ＭＦＡＺの回路構
成の一例を図１４に示す。なお、部分積生成用セレクタ
回路と全加算器を組み合わせた回路ＭＦＡの部分積生成
用セレクタ回路と、このＭＦＡをロジック変換した回路
ＭＦＡＣ０Ｓ１、ＭＦＡＣ１、ＭＦＡＣ０の部分積生成
用セレクタ回路が異なるのは、計算スピードを上げるた
めである。
【００２２】図１５に、ビット反転回路４０の具体的構
成を示す。この図１５からわかるように、ビット反転回
路４０は、ビット反転器ＭＢＩＴＲＥＶにより構成され
ている。このビット反転器ＭＢＩＴＲＥＶには、ＣＭ０
〜ＣＭ２３からなる２４ビットの加数Ｃが入力されてい
る。この加数Ｃは２の補数表現されたデータである。ま
た、制御信号４も入力されている。上述したように、こ
の制御信号４の値に応じて、加数Ｃをそのままデータｆ
として出力するか、又は、加数Ｃを反転してデータｆと
して出力している。したがって、データｆも当然にｆｍ
０〜ｆｍ２３からなる２４ビットのデータである。これ
らｆｍ０〜ｆｍ２３は、図２からわかるように、部分積
生成回路・部分加算回路３０へ入力される。ビット反転
器ＭＢＩＴＲＥＶは、図１６に示すような選択回路ＭＣ
ＳＥＬを２４個設けることにより形成されている。この
選択回路ＭＣＳＥＬの回路構成の一例を図１７に示す。
成を示す。この図１５からわかるように、ビット反転回
路４０は、ビット反転器ＭＢＩＴＲＥＶにより構成され
ている。このビット反転器ＭＢＩＴＲＥＶには、ＣＭ０
〜ＣＭ２３からなる２４ビットの加数Ｃが入力されてい
る。この加数Ｃは２の補数表現されたデータである。ま
た、制御信号４も入力されている。上述したように、こ
の制御信号４の値に応じて、加数Ｃをそのままデータｆ
として出力するか、又は、加数Ｃを反転してデータｆと
して出力している。したがって、データｆも当然にｆｍ
０〜ｆｍ２３からなる２４ビットのデータである。これ
らｆｍ０〜ｆｍ２３は、図２からわかるように、部分積
生成回路・部分加算回路３０へ入力される。ビット反転
器ＭＢＩＴＲＥＶは、図１６に示すような選択回路ＭＣ
ＳＥＬを２４個設けることにより形成されている。この
選択回路ＭＣＳＥＬの回路構成の一例を図１７に示す。
【００２３】図２からわかるように、最終加算回路５０
は、第１ＣＬＡ回路ＭＣＬＡ２Ｎ１と、第２ＣＬＡ回路
ＭＣＬＡ２Ｎ２と、第３ＣＬＡ回路ＭＣＬＡ３と、第４
ＣＬＡ回路ＭＢＣＬＡとを、備えて構成されている。こ
れらからは、ＺＭ０〜ＺＭ２３の２４ビットからなる演
算結果Ｚが出力される。第１ＣＬＡ回路ＭＣＬＡ２Ｎ１
の回路構成の一例を図１８に示す。第２ＣＬＡ回路ＭＣ
ＬＡ２Ｎ２の回路構成の一例を図１９に示す。第３ＣＬ
Ａ回路ＭＣＬＡ３の回路構成の一例を図２０に示す。第
４ＣＬＡ回路ＭＢＣＬＡの回路構成の一例を図２１に示
す。なお、図２からわかるように、第１ＣＬＡ回路ＭＣ
ＬＡ２Ｎ１と第２ＣＬＡ回路ＭＣＬＡ２Ｎ２とを交互に
配置したのは、これらのブロック間におけるキャリー信
号の伝播がゲート１段ですむようにするためである。こ
のようにすることにより、計算スピードが上がるように
している。
は、第１ＣＬＡ回路ＭＣＬＡ２Ｎ１と、第２ＣＬＡ回路
ＭＣＬＡ２Ｎ２と、第３ＣＬＡ回路ＭＣＬＡ３と、第４
ＣＬＡ回路ＭＢＣＬＡとを、備えて構成されている。こ
れらからは、ＺＭ０〜ＺＭ２３の２４ビットからなる演
算結果Ｚが出力される。第１ＣＬＡ回路ＭＣＬＡ２Ｎ１
の回路構成の一例を図１８に示す。第２ＣＬＡ回路ＭＣ
ＬＡ２Ｎ２の回路構成の一例を図１９に示す。第３ＣＬ
Ａ回路ＭＣＬＡ３の回路構成の一例を図２０に示す。第
４ＣＬＡ回路ＭＢＣＬＡの回路構成の一例を図２１に示
す。なお、図２からわかるように、第１ＣＬＡ回路ＭＣ
ＬＡ２Ｎ１と第２ＣＬＡ回路ＭＣＬＡ２Ｎ２とを交互に
配置したのは、これらのブロック間におけるキャリー信
号の伝播がゲート１段ですむようにするためである。こ
のようにすることにより、計算スピードが上がるように
している。
【００２４】以上からわかるように、本実施形態に係る
乗加減算器によれば、部分積を加算するための回路と、
Ｃの加減算をする回路とを、共通に使用する構成とした
ので、回路規模の縮小化及び計算速度の高速化を図るこ
とができる。すなわち、加減算を行う前に乗算を終えて
おく必要がなくなるので、計算速度のスピードアップ
と、回路面積の縮小化を図ることができる。具体的に
は、計算速度については従来より１０％〜２０％程度の
スピードアップが見込まれ、回路面積については従来よ
り１０％〜２０％程度の縮小が可能と見込まれる。
乗加減算器によれば、部分積を加算するための回路と、
Ｃの加減算をする回路とを、共通に使用する構成とした
ので、回路規模の縮小化及び計算速度の高速化を図るこ
とができる。すなわち、加減算を行う前に乗算を終えて
おく必要がなくなるので、計算速度のスピードアップ
と、回路面積の縮小化を図ることができる。具体的に
は、計算速度については従来より１０％〜２０％程度の
スピードアップが見込まれ、回路面積については従来よ
り１０％〜２０％程度の縮小が可能と見込まれる。
【００２５】より詳しくは、ブースデコーダ回路２０に
乗数Ａを入力する際に、乗算としてＡ×Ｂをする場合に
は、そのままＡをブースデコーダ回路２０へ入力し、乗
算として−Ａ×Ｂをする場合には、Ａの符号を反転して
−Ａとしてブースデコーダ回路２０へ入力することとし
た。さらに、この乗算結果にＣを加算する場合には、部
分積生成・部分加算回路３０にＣを入力し、この乗算結
果に−Ｃを加算する場合には、部分積生成・部分加算回
路３０にＣをビット反転して入力するとともに最終加算
回路５０で１を加えることとした。このため、従来必要
とされていた±（Ａ×Ｂ）と±Ｃとの加算をするための
加算器を別途設ける必要がなくなる。このような加算器
は通常ＣＬＡ等で設計されるため、回路規模が大きくな
るが、この回路規模の大きい加算器を省略することがで
きる。したがって、全体の回路面積を縮小することがで
きる。しかも、回路面積の縮小を図るとともに、計算ス
ピードの向上と、消費電力の減少とを、図ることができ
る。
乗数Ａを入力する際に、乗算としてＡ×Ｂをする場合に
は、そのままＡをブースデコーダ回路２０へ入力し、乗
算として−Ａ×Ｂをする場合には、Ａの符号を反転して
−Ａとしてブースデコーダ回路２０へ入力することとし
た。さらに、この乗算結果にＣを加算する場合には、部
分積生成・部分加算回路３０にＣを入力し、この乗算結
果に−Ｃを加算する場合には、部分積生成・部分加算回
路３０にＣをビット反転して入力するとともに最終加算
回路５０で１を加えることとした。このため、従来必要
とされていた±（Ａ×Ｂ）と±Ｃとの加算をするための
加算器を別途設ける必要がなくなる。このような加算器
は通常ＣＬＡ等で設計されるため、回路規模が大きくな
るが、この回路規模の大きい加算器を省略することがで
きる。したがって、全体の回路面積を縮小することがで
きる。しかも、回路面積の縮小を図るとともに、計算ス
ピードの向上と、消費電力の減少とを、図ることができ
る。
【００２６】また、加算で−Ｃを乗算結果に加える場合
には、部分積生成・部分加算回路３０へ、加数Ｃのビッ
トを反転した数を入力し、最終加算回路５０で最下位ビ
ットに１を加算することとした。このため、−Ｃについ
ての２の補数表現をするのに必要な最下位ビットに１を
加えるための加算回路を別途設ける必要がなくなる。な
お、本発明は上記実施形態に限定されず種々の変形が可
能である。例えば、図２２に示すように、部分積生成・
部分加算回路３０の前段に符号反転回路４２を設けるこ
ともできる。このように、符号反転回路４２を設けるこ
とにより、部分積生成・部分加算回路３０へＣ又は−Ｃ
を入力することができるようになる。このため、−Ｃを
加算する場合に、最終加算回路５０で１を加える必要が
なくなる。
には、部分積生成・部分加算回路３０へ、加数Ｃのビッ
トを反転した数を入力し、最終加算回路５０で最下位ビ
ットに１を加算することとした。このため、−Ｃについ
ての２の補数表現をするのに必要な最下位ビットに１を
加えるための加算回路を別途設ける必要がなくなる。な
お、本発明は上記実施形態に限定されず種々の変形が可
能である。例えば、図２２に示すように、部分積生成・
部分加算回路３０の前段に符号反転回路４２を設けるこ
ともできる。このように、符号反転回路４２を設けるこ
とにより、部分積生成・部分加算回路３０へＣ又は−Ｃ
を入力することができるようになる。このため、−Ｃを
加算する場合に、最終加算回路５０で１を加える必要が
なくなる。
【００２７】さらに、図１からわかるように、部分積生
成・部分加算回路３０のうち、部分積を生成する回路を
符号付部分積生成回路としてとらえるとともに、部分積
生成・部分加算回路３０の加算回路と最終加算回路５０
とを合わせて符号付加算回路としてとらえることもでき
る。このようにとらえると、本実施形態は、±Ａ×Ｂの
部分積の加算処理の一部として、±Ｃの加算処理がなさ
れることとなる。
成・部分加算回路３０のうち、部分積を生成する回路を
符号付部分積生成回路としてとらえるとともに、部分積
生成・部分加算回路３０の加算回路と最終加算回路５０
とを合わせて符号付加算回路としてとらえることもでき
る。このようにとらえると、本実施形態は、±Ａ×Ｂの
部分積の加算処理の一部として、±Ｃの加算処理がなさ
れることとなる。
【００２８】また、上記実施形態では、ブースのアルゴ
リズムにより乗算をする場合を例として説明したが、部
分積が生成される他の乗算アルゴリズムにも適用するこ
とができる。図２３は従来のブースアルゴリズムを用い
ない、２の補数同士の乗加減算器をの構成をブロックで
示す図である。このような乗加減算器に本発明を適用す
ると、図２４に示すようになる。すなわち、ブースデコ
ーダ回路２０は不要になり、部分積生成・部分加算回路
３０’では、筆算と同様の要領で、被乗数Ｂが１のとき
には、乗数Ａの部分積を生成するとともに乗数Ａの１ビ
ットシフトを行い、被乗数Ｂが０のときには乗数Ａの１
ビットシフトのみを行う。
リズムにより乗算をする場合を例として説明したが、部
分積が生成される他の乗算アルゴリズムにも適用するこ
とができる。図２３は従来のブースアルゴリズムを用い
ない、２の補数同士の乗加減算器をの構成をブロックで
示す図である。このような乗加減算器に本発明を適用す
ると、図２４に示すようになる。すなわち、ブースデコ
ーダ回路２０は不要になり、部分積生成・部分加算回路
３０’では、筆算と同様の要領で、被乗数Ｂが１のとき
には、乗数Ａの部分積を生成するとともに乗数Ａの１ビ
ットシフトを行い、被乗数Ｂが０のときには乗数Ａの１
ビットシフトのみを行う。
【００２９】図２５は、符号なし２進数同士の乗加算器
の従来の構成を、ブロックで示す図である。すなわち、
（Ａ×Ｂ）＋Ｃを演算する演算器を示す図である。この
ような乗加算器に本発明を適用すると図２６に示すよう
になる。この図２６からわかるように、符号なし演算で
あるので、さらに、符号反転回路１０やビット反転回路
４０は不要となる。すなわち、部分積生成・部分加算回
路３０”に直接的にＡ、Ｂ、Ｃが入力される。
の従来の構成を、ブロックで示す図である。すなわち、
（Ａ×Ｂ）＋Ｃを演算する演算器を示す図である。この
ような乗加算器に本発明を適用すると図２６に示すよう
になる。この図２６からわかるように、符号なし演算で
あるので、さらに、符号反転回路１０やビット反転回路
４０は不要となる。すなわち、部分積生成・部分加算回
路３０”に直接的にＡ、Ｂ、Ｃが入力される。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
±（Ａ×Ｂ）±Ｃ（符号順不同）を計算する乗加減算器
において、乗算における±（Ａ×Ｂ）の部分積を加算す
るための回路と、この乗算結果に加数±Ｃを加算するた
めの回路とを、共通に使用することとしたので、回路規
模の縮小化及び計算速度の高速化を図ることができる。
±（Ａ×Ｂ）±Ｃ（符号順不同）を計算する乗加減算器
において、乗算における±（Ａ×Ｂ）の部分積を加算す
るための回路と、この乗算結果に加数±Ｃを加算するた
めの回路とを、共通に使用することとしたので、回路規
模の縮小化及び計算速度の高速化を図ることができる。
【図１】本発明の一実施形態に係る乗加減算器の構成を
ブロックで示す図。
ブロックで示す図。
【図２】本発明の一実施形態に係る乗加減算器を構成す
る主要部の回路を示す図。
る主要部の回路を示す図。
【図３】図２で用いられた選択回路ＳＥＬ１の具体的回
路構成の一例を示す図。
路構成の一例を示す図。
【図４】図２で用いられた選択回路ＳＥＬ２の具体的回
路構成の一例を示す図。
路構成の一例を示す図。
【図５】図２で用いられたデコード回路ＤＥＣの具体的
回路構成の一例を示す図。
回路構成の一例を示す図。
【図６】図２で用いられたドライブ回路ＤＲＶの具体的
回路構成の一例を示す図。
回路構成の一例を示す図。
【図７】図２で用いられた符号拡張用セレクタ回路ＭＳ
ＳＬの具体的回路構成の一例を示す図。
ＳＬの具体的回路構成の一例を示す図。
【図８】図２で用いられた部分積生成用セレクタ回路Ｍ
ＳＬの具体的回路構成の一例を示す図。
ＳＬの具体的回路構成の一例を示す図。
【図９】図２で用いられたＭＦＡをロジック変換した回
路ＭＦＡＣ０Ｓ１の具体的回路構成の一例を示す図。
路ＭＦＡＣ０Ｓ１の具体的回路構成の一例を示す図。
【図１０】図２で用いられたＭＦＡをロジック変換した
回路ＭＦＡＣ１の具体的回路構成の一例を示す図。
回路ＭＦＡＣ１の具体的回路構成の一例を示す図。
【図１１】図２で用いられたＭＦＡをロジック変換した
回路ＭＦＡＣ０の具体的回路構成の一例を示す図。
回路ＭＦＡＣ０の具体的回路構成の一例を示す図。
【図１２】図２で用いられた部分積生成用セレクタ回路
と全加算器を組み合わせた回路ＭＦＡの具体的回路構成
の一例を示す図。
と全加算器を組み合わせた回路ＭＦＡの具体的回路構成
の一例を示す図。
【図１３】図２で用いられた半加算回路ＭＨＡの具体的
回路構成の一例を示す図。
回路構成の一例を示す図。
【図１４】図２で用いられた全加算回路ＭＦＡＺの具体
的回路構成の一例を示す図。
的回路構成の一例を示す図。
【図１５】ビット反転回路の具体的回路構成の一例を示
す図。
す図。
【図１６】図１５で用いられたビット反転回路ＭＢＩＴ
ＲＥＶの具体的回路構成の一例を示す図。
ＲＥＶの具体的回路構成の一例を示す図。
【図１７】図２で用いられた選択回路ＭＣＳＥＬの具体
的回路構成の一例を示す図。
的回路構成の一例を示す図。
【図１８】図２で用いられた第１ＣＬＡ回路ＭＣＬＡ２
Ｎ１の具体的回路構成の一例を示す図。
Ｎ１の具体的回路構成の一例を示す図。
【図１９】図２で用いられた第２ＣＬＡ回路ＭＣＬＡ２
Ｎ２の具体的回路構成の一例を示す図。
Ｎ２の具体的回路構成の一例を示す図。
【図２０】図２で用いられた第３ＣＬＡ回路ＭＣＬＡ３
の具体的回路構成の一例を示す図。
の具体的回路構成の一例を示す図。
【図２１】図２で用いられた第４ＣＬＡ回路ＭＢＣＬＡ
の具体的回路構成の一例を示す図。
の具体的回路構成の一例を示す図。
【図２２】本発明の別の変形例を示す図。
【図２３】従来の他のアルゴリズムにおける乗加減算器
の構成をブロックで示す図。
の構成をブロックで示す図。
【図２４】図２３に示す乗加減算器に本発明を適用した
場合の構成をブロックで示す図。
場合の構成をブロックで示す図。
【図２５】従来の符号なし乗加算器の構成をブロックで
示す図。
示す図。
【図２６】図２５に示す乗加算器に本発明を適用した場
合の構成をブロックで示す図。
合の構成をブロックで示す図。
【図２７】従来の乗加減算器を示す図。
１０ 符号反転回路 ２０ ブースデコーダ回路 ３０ 部分積生成・部分加算回路 ４０ ビット反転回路 ５０ 最終加算回路
Claims (5)
- 【請求項１】２進数のデータＺ、Ａ、Ｂ及びＣに対し
て、Ｚ＝±（Ａ×Ｂ）±Ｃ（符号順不同）の計算を行う
乗加減算器であって、 乗算でＡ×Ｂを行う場合はＡ×Ｂの部分積を生成し、乗
算で−Ａ×Ｂを行う場合は−Ａ×Ｂの部分積を生成す
る、符号付部分積生成手段と、 前記符号付部分積生成手段により生成された部分積の加
算を行うとともに、前記乗算結果にＣを加算する場合に
は前記部分積の加算処理の一部としてＣを加算し、前記
乗算結果からＣを減算する場合には前記部分積の加算処
理の一部として−Ｃを加算する、符号付加算手段と、 を備えたことを特徴とする乗加減算器。 - 【請求項２】前記乗算結果からＣを減算する場合には、
前記符号付加算手段に、Ｃのビットを反転して入力し、
この加算処理の一部で、最下位ビットに１を加えること
を特徴とする請求項１に記載の乗加減算器。 - 【請求項３】前記乗算結果からＣを減算する場合には、
前記符号付加算手段に、Ｃの符号を反転して入力する、
ことを特徴とする請求項１に記載の乗加減算器。 - 【請求項４】乗算部にブースのアルゴリズムを用いて、
２の補数データＺ、Ａ、Ｂ及びＣに対して、Ｚ＝±（Ａ
×Ｂ）±Ｃ（符号順不同）の計算を行う乗加減算器であ
って、 乗算でＡ×Ｂ又は−Ａ×Ｂのいずれかを行うかによっ
て、第１制御信号を切り替えることにより、Ａをそのま
まデコードするか、又は、−Ａをデコードするかが切り
替わるデコード手段と、 加算でＣ又は−Ｃのいずれを加算するかによって、第２
制御信号を切り替えることにより、選択的にＣをビット
反転するビット反転手段と、 前記デコード手段のデコード結果とＢとを入力すること
により、これらの部分積を生成し、これら部分積同士の
部分加算を行うとともに、前記部分積と前記ビット反転
手段からの入力データとの加算を行い、中間段階の加算
結果を出力する、部分積生成・部分加算手段と、 前記部分積生成・部分加算手段からの中間段階の加算結
果に対して、最終加算を行うとともに、前記第２制御信
号によって−Ｃを加算する場合には選択的に最下位ビッ
トに１を加算する、最終加算手段と、 を備えたことを特徴とする乗加減算器。 - 【請求項５】２進数のデータＡ、Ｂ及びＣに対して、少
なくとも、Ａ×Ｂの乗算とこの演算結果にＣを加える加
算とを行う、演算器であって、 乗算でＡ×Ｂを行う場合に、Ａ×Ｂの部分積を生成し、
この生成された部分積の加算を行う処理の一部としてＣ
を加算することを特徴とする演算器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP9297386A JPH11134175A (ja) | 1997-10-29 | 1997-10-29 | 乗加減算器及び演算器 |
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