JPS62245592A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ回路に間し、特に回路動作の高
速化と酎α線強度の向上等、動作の安定化と信頼性の向
上に好適な半導体メモリ回路に関するものである。

〔従来の技術〕

従来より、ＭＯ８Ｉ−ランジスタとバイポーラ・トラン
ジスタとを組合せた高速化のためのメモリ回路が提案さ
れている（例えば、特開昭５５−１２９９９４号公報参
照）。上記のメモリ回路では、回路動作の高速化のため
に、バイポーラ・トランジスタのエミッタフォロアとダ
イオードとにより、データ線対の電位をレベルシフトし
た後、バイポーラ・１ヘランジスタの差動増幅器に導き
、データ線対のメモリ情報を増幅して、これを検出して
いる。また、上記メモリ回路では、差動増幅器の定電流
端子を複数個共通の定電流源に接続し、情報を読み出す
データ線の電位を、情報を読み出さないそれ以外のデー
タ線の電位より高くし、この高電位のデータ線に接続さ
れた差動増幅器にのみ定電流源から供給される電流を集
中させ、これにより情報の読み出しを行っている８ 〔発明が解決しようとする問題点〕 しかし、上記公報記載のメ干り回路では、データ線電位
とワード線電位との関係において、メモリセルのノード
電位に及ぼす影響については考慮されていない。また、
データ線電位をレベルシフトした後、差動増幅器に導い
ているが、レベルシフト用エミッタフォロアのエミッタ
を複数個共通の定電流源に接続することが考慮されてい
ない。

さらに、データ線の負荷テバイスにはＭＯＳ−ＦＥＴが
用いられており、このＭＯＳ　−ＦＥＴの０Ｎ１０　Ｆ
　Ｆにより情報を読み出すデータ線の選択、書き込み時
のデータ線負荷が形成されているが、ＭＯ８ＦＥＴ以外
の負荷デバイスが考慮されて１１ない。

このように、従来の技術では、メモリセル情報の読み出
し、書き込みの際のセル内のノード電位の変化について
は考慮されておらず、メモリセルの安定動作、特にα線
による情報破壊に対する強度に問題があった。

＝３− また、従来、センスアンプの差動増幅器を各データ線に
設けている。しかし、この配置では、メモリセル・マト
リックスのセルピッチ内に収納することが難かしく、か
つセンスアンプの占有面積が増加するという問題もあっ
た。

本発明の目的は、二のような問題を改善し、高速動作が
可能で、かつ酎α線強度が大きく、チップ面積の小さな
半導体メモリ回路を提供することにある。

〔問題点を解決するための手段〕

一１ユ記目的を達成するため、本発明の半導体メモリは
、ワード線電位を、該データ線電位に該メモリセルの情
報伝達ＭＯＳトランジスタのしきい電圧を加えた電位よ
り小さく設定し、該メモリセルから該データ線を介して
読み出された信号を、接合型トランジスタのベースある
いはゲートを入力とする差動増幅器に入力することに特
徴がある。

〔作　　用〕

本発明においては、高速動作のために、データ線の負荷
にバイポーラ・トランジスタ等の高駆動能力を持つテバ
イスを用いて、書き込み状態から読み出し状態への復帰
を短時間で行い、また読み出し時には、ワード線電位を
２段階に切換えて、次のデータの読み出し時間に要する
時間を短縮する。さらに、メモリセル情報の読み出し時
にメモリセルのノード電圧が変化しないようにし、書き
込み時にはメモリセルのノード電圧の差を十分大きくす
ることにより、耐α線強度を向上させ、またレベルシフ
ト用エミッタフォロアのエミッタを複数個並列に接続し
て、差動増幅器に導くこと、およびデータ線対にスイッ
チ回路を設けて、このスイッチ回路の導通、非導通によ
り増幅器を共用することにより、センスアンプの占有面
積を削減する。データ線電位ＶＤとワード線電位ＶＷと
の関係を、Ｖ　ｗ　＜　Ｖ　Ｄ＋　Ｖ　Ｔ　）ｉに選定
すると、メモリ情報の読み出しにおいて、メモリセルの
情報をデータ線対に伝達するＭＯＳ　−ＦＥＴ　（以下
、ＦＥＴを省略して記載する）２個のうち、１個は非導
通となる。このため、メモリ情報の読み出しにより実質
的にメモリセル・ノード電位は変化せず、メモリセルの
ノード対の電位差はメモリ読み出し前と変わらず大きい
ままである。また、メモリセルへの情報の書き込み時に
は、　Ｖ　ｗ　＞　Ｖ　ｐ　＋　ＶＴｌｌにすることに
より、メモリセルのノード対の電位差を大きくすること
ができる。これにより、メモリセル・ノード対の電位差
を大きくして、α線照射による情報破壊強度を向上させ
る。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す半導体メモリ回路の
構成図である。２点破線で囲まれたメモ＋Ｊ　セＢｉ　
］　０１１；ｊｌ、、ＮＭＯＳ１，０２，１０３と抵抗
１０４．１０５の各２個ずつで構成されるフリップフロ
ップ型のメモリ情報保持部と５メモリセル１０１のノー
ド１０Ｂ、１０７からデータ線１１Ｑ、Ｉｌ＋に接続さ
れたメモリ情報伝達用ＮＭＯＳ１０８，１０９により構
成される。ＮＭＯＳ］０８、Ｉｆ”）りのケートは、ワ
ード線１１２に接続される。このメモリセル１０１は、
データ線対にｍ個配置され、メモリセル列を形成し７、
これを横方向にｎ個展開してｍ行ｎ列のメモリセルアレ
ーを構成する。データ線対１．Ｉｎ、ＩＩ＋には、デー
タ線対の電位を設定するための負荷Ｍ　（’）　Ｓ回路
＋１５が接続されている。この回路は、Ｉ）　Ｍ　Ｏ５
１２１，１２３，１２５より構成され、ＰｕＯ３１２１
，１２３のソースは接地されている。また、ＰｕＯ２＋
　２１のゲートは、メモリ情報書き込み時に非導通とす
る信号源に、ＰｕＯ８１２３のゲート１３１は、負電源
ＶＩｉＥに接続さ小、常時導通状態にある。このように
、２個のＩ）Ｍ　ＯＳによりデータ線負荷を構成すると
、メモリ情報の書き込み時ニ書キ込ミ回ｖｆ４＋　４０
（７）ＮＭＯＳｌ　４１　。

１４２によるデータ線１１．０．１１１の電位の引き下
げが容易になるので、ＮＭＯ９１４］、＋４２のＭＯＳ
を小さくできること、書き込み時の負荷ＰＭＯ８１２］
を通る電流がないため、消費電力が下がること、および
情報を書き込まないデータ線の電位はＰｕＯ８１，２３
により接地電位となるので、誤書き込みがないこと等の
利点がある。

負荷ＭＯ３＋２５は、メモリ情報を読み出さない全ての
データ線に接地電位よりも低い電位を与えるためのもの
で、情報読み出しや書き込みを行うデータ線に接続され
たときには、非導通となる。

先ず、第１図のメモリ回路の情報読み出し動作を詳述す
る。メモリセル１０１の情報を読み出すために、入力ア
ドレス信号１．５１をデコーダ回路１５０が受けると、
デコーダ回路１５０はワード線１１２をＶＥＥからＯｖ
まで引き上げる。ワード線１１２がＯｖに引き上げられ
ると、メモリセル１０１のノードのうち電位の低いノー
ドに接続されたＮＭＯＳ１０８（ここでは、ノード１０
６を低電位とする）が導通し、負荷回路１１５．ＮＭＯ
ＳＩＯＲ，１０２を通してＶＥＥ端子１７１に電流が流
れ、データ線１１０の電位はＯｖから負荷回路１１５に
よる電圧降下分だけ下った電位となる。一方、メモリセ
ルのノード１０７の電位はＯＶであり、データ線１１１
の電位もＯＶに近いので、ＮＭＯＳ１，０９はワード線
１１２の電位が引き上げられても非導通の状態を保つ。

従って、電流は流れず、負荷回路１１５によるデータ線
１１１の電圧降下はない。データ線対１１ｒｌ、１１１
の電位はそれぞれバイポーラ・；〜ランラスタＩ４５．
１４６のベースに接続される。これらのバイポーラ・ト
ランジスタ１４５，１４６のエミッタは、共通データＮ
ｊＡ１５１，１５２に接続される。

これらの共通データ線＋５＋、１５２には、横に並ぶ非
選択のデータ線対に接続されたバイポーラ・トランジス
タのエミッタも接続され、１対の定電流源１４７，１４
８に接続されている。こごて、データ線対の選択、非選
択は、負荷ＭＯ８１２１゜１２５の切換えにより選択さ
れたデータ線の電位はほぼＯｖに、非選択のデータ線は
Ｏｖより低い正電位、例えば−０，３ｖ程度の電位を負
荷Ｍ○８１２５のソース端子１２７に供給することによ
り行われる。データ線１１１に接続された負荷回路も、
同じように動作する。このようにすると、選択されて高
電位となったデータ線に接続されたバイポーラ・トラン
ジスタにのみ電流が東中し、そのエミッタの共通データ
Ｌ？！１５１，１５２の電位はデータ線１１０，１１１
の電位からベース・エミッタ間電圧ＶＢＥだけ下った電
位となるので、子−９線対１１０，１１１の電位差が共
通データ線１５１，１５２に伝達される。これらの共通
データ線１５１，１５２は、さらにバイポーラ・トラン
ジスタ１５３，１５４のベースに接続され、これらのエ
ミッタは第２の共通データ線１５５゜１５６に接続され
、電位差が伝達された後、バイポーラの差動増幅器１６
０に導かれて、センスアンプ出力バッファ回路１６７を
経て出力端子１８０に取り出される。

次に、メモリ情報の書き込み動作を詳述する。

メモリセル１０１に情報を書き込むためには（ここでは
、ノード１０６を低電位、ノード１０７を高電位とする
書き込み動作を考える）、デコーダ回路１５０によりワ
ード線１１２を引き上げて、書き込み状態を指示するＷ
Ｅ倍信号列選択信号ＶＤにより負荷ＭＯ８Ｌ２１，１２
２を非導通とし、書き込み用ＮＭＯＳＩ／１１，１４２
のソースに負電位を与え、書き込み信号Ｄ０とその逆相
信号面をＮＭＯＳ１４１，Ｉ＝＋２のゲート１１６．１
１７に供給すると、子−夕線１１Ｃ）の電位　　　　　
′はＶＥＥに、データ線Ｉｌ＋の電１立は０■になる。

この状態では、伝達ＭＯ８１０８が導通して、ノード１
０６の電位は負電位ＶＥＥとなる。一方、ノード１０７
の電位はＭＯ８１０９により引き上けられるが、その値
はワード線電位からＭＯ９Ｉ０９のしきい電圧だけ下っ
た電位どデータ線１１１の電位のうちの低い方の電位と
なる。すなわち、ワード線１１２の電位をデータ線１１
１の電位よりｖＴＨ以上高くとれば、ノード１０７の電
位をＯｖにすることも可能である。

このように、第１図においては、負荷回路１１５のＭＯ
Ｓを書き込み時に非導通どすることにより、メモリセル
１．０１への情報書き込みを容易にし、かつワード線を
データ線電位より高電位にすることにより、メモリセル
１０１の高電位側のノード電圧を十分高電位とし、低電
位側のノート電位を負電位ＶＥＲにすることができるの
で、Ｕき込み動作に伴うメモリセル１０】のノード間電
位差の減少を防ぐことができる。さらに、第１図におい
ては、メモリ情報の読み出し動作で、メモリセル１０１
のノード間電位差の減少はない。このため、メモリセル
１０１の動作は、従来の回路に比較して、ノード間電位
差が大きい分だけ安定する。この電位差の増加は、１ｖ
につき約１桁の耐α線による誤動作発生率が改善される
。

また、第１図においては、データ線対電位を高電位に引
き上げることにより、データ線対の電位差をバイポーラ
・トランジスタ１４５，１４６のエミッタフォロア回路
でエミッタに伝達し、この情報をエミッタが複数個並列
接続された共通データ線１５１，１５２に導くことによ
り、選択されたデータ線対１１０，１１１からの情報を
共通データ線１５１，１５２に取り出している。また、
エミッタを並列接続した共通データ線を２段設けること
により、共通データ線１５１，１５２および１５５，１
５６の静電容量を小さくし、共通データ線の応答速度を
高めることができる。

第２１図は、本発明における共通データ線の２１２一 段接続状態を示す図である。例えば、２５６　Ｋビット
のメモリでは、データ線対は５１２対にもなり、これを
共通データ線１５］、１５２に全てまとめて接続すると
、その容量は２０ｐＦとなり。

この共通データ線の遅延時間が１．５ｎＳ程度に増加す
る。これに対して、共通データ線を第２１図に示すよう
に、２段に分割して、３２対と１６対にすれば、同じく
共通データ線の遅延時間はバイポーラ・トランジスタの
エミッタ・フォロア回路の遅延のみとなり、両者を合わ
せても０．７ｎＳにまで低減することができる。第２１
図では、共通データ線１５１，１５２に接続されている
メモリセル列が３２個、次の共通データ線２５１．．２
５２に接続されているメモリセル列が３２個、・・・こ
のようにして１６ブロツクが並列に配置される。

これら１６ブロツクは、それぞれバイポーラ・トランジ
スタ対に接続され、これらのトランジスタ対の各エミッ
タは１対の共通データ線１５５，１５６に接続され、こ
れらの共通データ線１５５゜１５６には１個の差動増幅
器１６０が接続される。

差動増幅器１６０からの出力は、センスアンプ出力バッ
ファ回路１６７を経て出力端子１８０に至る。

なお、このように、共通データ線対の数を増加すると、
定電流源１４７，１４８の電流がその数に比例して増加
するが、この消費電力の増加は、第１共通データ線に情
報が伝達されないものには、定電流源を接続せず、かつ
共通データ線の電位を、信号を伝達している共通データ
線の電位より０゜３ｖ以−ヒ低い電位にして供給するこ
とにより低減することも可能である。

第２図は、第１図のメモリ回路の情報読み出し、書き込
み動作における電位変化の状態を示すタイムチャートで
ある。先ず、メモリ情報の読み出し動作を詳述する。

アドレス人力１５１が切換った時刻をｔＱとすると、ア
ドレスバッファ回路とテコーダ回路１５０により１選択
されたワード線１１２の電位が約４ｎＳだけ遅れた時刻
の１１に上Ｈする。ワード線１１２の電位がヒ昇すると
、メモリセル１０１内（７）ＮＭＯＳＩ　０８が導通し
、データ線１１０の電位を引き下げ、読み出し前の低電
位であったデータ線１１１の電位は、負荷回路１１５に
より引き」−げられる。ここで、両データ線が等電位と
なるまでに要する時間は、約０．５ｎＳ後の時刻ｔ２で
ある。このデータ線対の電位は、共通データ線１５１．
１５２に約０．３ｎＳ遅れて時刻ｔ３に伝達サレ、第２
共通データｖＡｌ　５５．１５　Ｇニは０．３ｎＳ遅れ
て時刻ｔ４に、差動増幅器１６０の端子１６３，１６４
には約０．５ｎＳ遅れて時刻ｔ５に、さらに出力回路１
６７を経て出勾端子１８０には、時刻ｔ６に信号が出力
さ、１する６、このときの各端子の電位の概略値は、第
２図で示した通りである。

次に、書き込み動作を詳述する。第２図において、時刻
ｔｔｏで書き込みを指示する信号Ｗ丁が下り、書き込み
テークＤよが低電位になると、書き込み回路１４０のＮ
ＭＯ３ｌ　４２が導通し、端子１４９は低電位ＶＥＥで
あるため、データ線１１１は低電位ＶＥＲとなり、ＮＭ
ＯＳ１０９を通して端子１０７の電位が引き下げられる
。一方のデータ線１１０はＯｖにあり、メモリセル１０
１のノード１０６けＮＭＯＳ１０８により引き上げられ
、そのノード１０７の電位はワード線電位か＋’、ＮＭ
ＯＳ１０８のしきい値電圧とデータ線１１０の電位のう
ち低い方の電位となる。ここでは、ノード１０７の電位
はＯｖとなっている。このとき、共通データ線１５２の
電位がデータ線１１１の低下により大きく引き下げら九
るのを防ぐため、クランプ回路が設けられ、これにより
一定値−０゜５ｖ以下に低下しないように回路が構成さ
れる。

また、出力端子１８０は、書き込み状態の間、低電位の
信号が出力されるように、出力バッファ回路１６７が構
成されている。ここでは、これ以上の説明は省略する。

第３図は、本発明の他の実施例を示す負荷回路の構成図
である。この負荷回路では、第１図の１ＭＯ８１２１の
代りにバイポーラ・トランジスタ３０１Ｊ：ＰＭＯ８３
０２，ＮＭＯＳ３０３が設けられ、端子３１６には列選
択信号ＹＤ、端子３１２には列選択逆信号’１’　ＩＪ
、端子３＋４には正電位Ｖ　ＣＣ１端子３１８には負電
位ＶＥＥ、端子３１０には（Ｖｃｃ−］、ＩＶ）程度の
電位ＶＣＣ２が接続され、端子３２０にはデータ線が接
続される。

この負荷回路では、列選択信号が低電位となり、ＰＭＯ
９３０２が導通り、”ｒＮＭＯ’ｓ　３０３　、　ＰＭ
０３３０４が非導通のとき、端子３２０の電位は端子３
２０に流れる電流を１とすると、を満足するＶ３２０に
よって午えられる（ここで、Ｔｏは定数、ｑは電子の電
荷、ｋはボルツマン定数、Ｔは温度である）。

データ線に流れる電流は、選択されたメモリセルへの電
流と、データ線に接続されたバイポーラ・トランジスタ
１４５（第１図）のベース電流の和で与えられる。ここ
で、メモリセルへの電流は約５０μＡ、ベース電流は約
ｌＯμＡであるため、データ線対には、それぞれ６０μ
Ａと１０μＡの電流が流れる。この結果、両負荷回路の
端子電位の差へＶは、上式より約４５ｍＶとなる。

この関係式から明らかなように、負荷回路に流れる電流
の比によりデータ線対電位差が定まり、かつ電流比が２
倍変化しても１８ｍＶ程度の変化にとどまるので、この
負荷回路はデータ線振幅を小さくしても安定したデータ
線対の電位差を発生することができる。

また、この負荷回路を用いると、データ線対の電位差を
小さくできる外に、書き込み直後に低電位にあるデータ
線電位をバイポーラ・トランジスタの大きな駆動能力に
より短時間で高電位に引き上げることができる。

第４図は、本発明の他の実施例を示す書き込み回路の構
成図である。第１図では、書き込み回路１４０にＮＭＯ
Ｓ］４１，１４２が設けられティるが、第４図では、書
き込み回路のＮＭＯ９４４＋、４４２のゲート４４７に
列選択信号ＶＤと書き込み指示信号ＷＥの積信号が供給
され、端子４４５．４４６には書き込みデータ信号Ｄ□
とその逆信号を口が供給される。この書き込み回路は、
第１図の回路に比べて、インバータが１個不要となり、
回路が簡単となる。

第５図は、本発明のさらに他の実施例を示す書き込み回
路の構成図である。第５図においては、第４図のＮＭＯ
Ｓ４４１，４４２の駆動能力向−ヒのために、バイポー
ラ・トランジスタ５０１，５０２とＮＭＯＳ５０３，５
０４，５０５，５０６の複合回路により構成し、端子５
１１，５１２へは列選択信号■Ｔと書き込み表示信号Ｗ
Ｅとの積を入力し、端子５０９，５１０はデータ線対に
、またＮＭＯＳ５０５，５０６（７３ゲート５０７．５
０８は高電位ＶＣＣに、端子５１３，５１．４は書き込
みデータ線信号Ｄ□と逆信号垣に、それぞれ接続される
。この回路により、書き込み回路の駆動能力が増し、書
き込み時間は第４図の回路に比べて約３０％短縮される
。

第６図は、本発明のさらに他の実施例を示す書き込み回
路の構成図である。第５図では、端子５１３．５１４に
書き込みデータ信号り工、Ｄ１を接続したが、第６図で
は、これに対応する端子６１３．６１４を負電位ＶＥＲ
に接続し、ＮＭＯ９−１９＝ ６０３．６０４のゲートに列選択信号■Ｗ、書き込み指
示信号ＷＥ、書き込みデータ信号Ｄ□とで作成された■
〒・ＷＥ　−Ｄ工と６・ＷＥ−Ｄ。

の各信号を供給している。この回路では、第５図の書き
込み回路の負荷駆動能力を損なうことなく、書き込みデ
ータＤ□１毛肩線の負荷容量を下げることが可能となり
、１〕□、Ｄ工発生回路が小型、低消費電力化できる。

第７図は、本発明の他の実施例を示すワード線ドライバ
回路の構成図である。この回路では、書き込み指示信号
ＷＥが高電位となり、信号ＷＥとその逆信号ＷＥがそれ
ぞれＰＭＯ８７１１，７１２のゲート７１５，７１６に
供給されると、ノード７１７の電位は端子７２１から供
給される電圧ＶＣＣより、端子７２２から供給される電
圧　ＶＣＣ７に切替えられる。

先ず、アドレス信号に対応したワード線選択信号が端子
７０１を低電位に下げると、ＰＭＯ８７０２，７０８が
導通し、バイポーラ・トランジスタ７０６が導通して、
ワード線駆動端子７１０の電位はノード７１７の電位に
達する。ノード７１７の電位は、書き込み指示信号ＷＥ
によＩ）切替えられ、書き込み状態（ＷＥが低電位のと
き）では、ＶＣＣより高電位のＶＣＣ７がＰＭＯ８’７
１２により供給されるので、ワード線はＶ　ｃＣ７に保
持される。ワード線が非選択状態となり、端子７０１が
高電位となると、ＰＭＯ３７０２は非導通となり、ＮＭ
ＯＳ７０４が導通し、これによりバイポーラ・トランジ
スタ７０７．ＮＭＯＳ７０９が導通してワード線接続端
子７１〔〉は低電位ＶＥＲに下がる。

次に、読み出し状態では、ＷＥ信壮が低電位となるため
、ノード７１７にはｖｃｃが供給され、ワード線電位は
選択状態でＶ　ｃ　ｃに、非選択状態ではＶＥＥとなる
。この回路においては、第１図の動作で述べたように、
書き込み時にメモリセルの高電位側ノード電位は、デー
タ線電位ＶＣＣとワード線電位からＭＯＳ　−ＦＥＴの
しきい値電圧Ｖ　Ｔ　Ｈだけ下った電位のうち低い電位
に定まるので、同ノード電位をＶＣＣまで書き込みによ
り引き上げるためには、ワード線電位ｖｃＣ７をＶＣＣ
よ１）　Ｖ　Ｔ　Ｈ以−ヒ高くすればよい。このように
することで５書き込み後にメモリセルの高電位ノートは
ＶＣＣとなり、メモリセル内のノード間電位差がＶ　Ｃ
Ｃとなるため、メモリ情報の保持がより安定し、α線等
の雑音に対する強度が向上する。

なお、ここで、端子７３１．７’３２，７３３には、負
電位ＶＥＥが供給されている。

第８図は、本発明のさらに他の実施例を示すワード線ド
ライバ回路の構成図である。この回路では、ワード線選
択信号が端子８０１に人力され、この信号が非選択の高
電位ＶＣＣから選択電位ＶＥＥに下がるときには、出力
端子８２０および端子８２１は低電位ＶＥＥにあるため
、ＰｕＯ３８０６は導通しており、さらに端子８０１の
電圧が下がるとともにＰｕＯ８８０２が導通するので、
その電流はバイポーラ・トランジスタ８０５に供給され
、コレクタからエミッタに電流が流れて、出力端子８２
０の電位は上昇する。出力端子８２０の電位が、上昇す
ると、ＰｕＯ８８１１が非導通、ＮＭＯＳ８１２が導通
して、端’ｌ’−８２２の電位を引き下げ１次のインバ
ータ回路を駆動する。その結果、端子８２１の電位が−
にがるが、この電位上昇までに約２ｎＳの遅延がある。

このため、出力端子電位が上昇した２ｎＳ後に端子８２
１の電位は一上昇し、ＰｕＯ８８０６，８０４を非導通
とするので、バイポーラ・トランジスタ８０５が非導通
となり、導通しているＰｕＯ８８０８，８０９を通して
端子８３１に接続されたＶＣＣＢ電位に向って低下し、
その電位に保持される。次に、ワード線が非選択状態に
移ると、端子８０】の電位は低電位から高電位となる。

その結果、ＰｕＯ８８０２，８０９が非導通、ＮＭＯＳ
８０７が導通となるので、出力端子８２０はＶＥＥまで
低ドし。

保持される。

一方、書き込み状態、つまり高電位の書き込み指示信号
ＷＥが端子８１９に供給され、かつワード線が選択状態
にあるときには、ＰｕＯ８８０８は非導通、ＮＭＯＳ８
１５が導通し、端子８２１の電位が低電位ＶＥＥとなり
ＰｕＯ２８０Ｆ３が導ｚ３− 通して、出力端子８２０の電位がＶ　ＣＣからＰｕＯ８
８０６，８０２を通した電流でバイポーラ・トランジス
タを導通し、ＶＣｃまで引き上げる。

すなわち、書き込み状態では、出力端子８２０の電位が
高電位ＶＣＣに引き上げられると、その状態が保持され
て、ワード線は高電位のＶＣＣに近い値に保たれる。こ
の回路においては、書き込み状態では、第７図の回路と
同じように、高電位にワード線が保持されるので、第１
図で述べたように、メモリ情報保持の安定化に効果があ
る上に、読み出し状態では、ワード線電位が新しいデー
タを読み出すときに最初の２ｎＳのみを高電位とし、デ
ータ線が高速に応答するようにする。また５データ線が
応答した後はワード線を低電位とし、データ線対の電位
差、つまりデータ線のメモリ信号振幅を小さくして、次
のデータ線の応答を高速で行うように準備できる。さら
に、この回路では、読み出し時に、ワード線が低電位か
ら高電位に切替わった２ｎＳの間のみ高電位となり、そ
れ以降、あるいは選択ワード線の切り替わらない場合に
は、ＶＣＣより僅か低い電位Ｖｃｃｓに保持さ打るので
、これによりメモリセル内の情報伝達Ｍ　Ｏ８（例えば
、第１図におけるＭＯ８１０８，１０９）のゲート電位
が低くなり、メモリセルへの電流が減少する。この結果
、消費電力が減少するという効果もある。

第９図は、第８図の回路の動作説明のための入力端子の
時間変化を示す図である。ここでは、入力端子８０１と
出力端子８２０の電位変化を、読み出しと書き込みに分
けて示している。入力端子８０１の電位は、Ｏｖから一
５ｖまでＯｎＳから３ｎＳの間に低下している。このと
き、出力端子８２０は０．５　ｎ　Ｓから上昇を始め、
−０，５Ｖまで上昇した後、約２．５　ｎ　Ｓ保持され
、その後、６ｎＳまでにｖｃｃｓまで低下し、保持され
ている。この状態は、読み出し状態、つまり書き込み指
示信号ＷＥが低電位のときである。次に、書き込み状態
、つまり書き込み指示信号ＷＥが高電位で、かつ入力端
子８０１が選択されて、高電位から低電位に下がった場
合を、第９図の］　５ｎＳ以降に示している。出力端子
８２０の電位は、ｖ。

Ｃに上昇し、その後時間とともに僅かに低下しているが
、はぼ高電位に保持されていることがわかる。

第１０図は、第８図のワード線ドライバ回路を用いたと
きの読み出し速度の改善を、データ線対間の電位差つま
りデータ線振幅との関係で示す図である。ここで遅延時
間とは、ワード線電位が上昇しテ（］　／　２）Ｖ　Ｅ
　Ｒニ達した後、ＥＣｌ−出力信号が出力されるまでの
時間を示している。また、データ線振幅は、負荷ＭＯ８
（例えば、第１図のＭＯ８１２１）の大きさを変化させ
て行い、メモリセルは同一としている。第１０図から明
らかなように、ワード線電位を２値とする従来の回路に
比べて、ワード線電位を３値とする方が、データ線振幅
が６０ｍＶ以下のときに高速化される。

第１１図は、本発明の他の実施例を示すセンスアンプと
それ以降のデータ線信号処理回路の構成図である。第１
図のセンスアンプ１４４と同一のセンスアンプを用い、
そのエミッタを共通データ線１４５１．１４５２に接続
する。第１図の共通データ線には定電流源が接続されて
いるが、第１１図の回路では、定電流源として負電位Ｖ
ＥＥに接続されたＮＭＯ３１４２３，１４２４、および
抵抗１４１８，１４１９を用いている。また、共通デー
タ線１４５１．１４５２から信号を取り出さない状態で
は、共通データ線＋４５１．１．４５２に一定の電位を
供給する電源端子１４２６と、それを切換えるＰｕＯ２
，１４２１，１４２２が設けられている。ここで、端子
１４１０，１．４１１からデータ線信号を読み出すには
、定電流源として用いているＮＭＯＳ１４２３，１４２
４を導通させ、これによりダイオード１４６１，１．４
６２を導通させて、ダイオードのアノード端子の電位を
カソード端子に伝達し、これをバイポーラ・トランジス
タ１４３１．１４３２の差動増幅器のベースに導き、さ
らにその定電流源であるＮＭＯＳ１４３３をそのゲート
電位を上昇させることにより導通させると、その信号は
バイポーラ・トランジスタ１４４４．１４４５のエミッ
タ端子に導かれ、抵抗１，４４９．１４５０の電圧降下
として検出され、次のセンスアンプ１４５４により信号
が出力端子１４５５に出力される。一方、共通データ線
＋４５１，１４５２の信号を取り出さないとｔには、Ｎ
ＭＯＳ１４２３，１４２４，＋４３３は非導通とし、共
通データ線信号が第２共通データ線１４３５，１４３６
に伝わらないようにして、ＰＭＯ８１４２］、１４２２
を導通させて共通データ線１，４５１．１４５２を一定
の電位に保つようにする。端子１４２６から供給される
一定電位に保持されるので、次のデータ読み出し処理を
高速に行えるように準備を整えることができる。この共
通データ線１４５１．１４５２の情報が読み出されてい
ない状態では、第２の共通データ線１４３５．１４３６
に接続された回路１６０と同種の回路からの信号が端子
１４７０に供給され、バイポーラ・トランジスタ１４４
４．１４４５のエミッタに導かれ、センスアンプ１４５
４に出力される。すなわち、メモリ情報の読み出し動作
中は、ＰＭＯ９１４２＋、１４２２により構成されたも
のと同種の定電流源１個と、ＮＭＯＳＩ４３３と抵抗１
４３４により構成されたものと同種の差動増幅器の定電
流源１個が動作するのみであるため、高速で低消費電力
の信号検出回路を得ることができる。

第１２図は、本発明のさらに他の実施例を示すセンスア
ンプとそれ以降の信号処理回路の構成図である。第１図
では、共通データ線に定電流源を常時接続していたが、
第１２図の回路では、この定電流源をＮＭＯＳ］５２３
，１５２４と抵抗１５１７．１５１８により構成し、共
通データ線１５１０．１５１１からデータを読み出さな
いとき、つまり共通データ線１５５１．１５５２に接続
されタデータ線への負荷回路１１５（第１図参照）から
の供給電位が全て低くなり、共通データ線電位が下った
状態では、この定電流源をＮＭＯＳ１５２３，１５２４
により遮断し、消費電力の削減を図っている。なお、Ｎ
ＭＯＳ１５２３，１５２４を非導通とすると、共通デー
タ線１５５１．１５５２の電位が定まり難くなるので、
ＰｕＯ２１５ＩＬ、１．５２２により端子１５２６に接
続された一定電位の電源電位を供給し、共通データ線１
５５１．１．５５２を一定に保持する回路を設けている
。このようにすると、共通データ線１５５１゜１５５２
の定電流源は、共通データ線にデータが読み出されてい
るものに限って定電流が流れるに過ぎないので、共通デ
ータ線１５５１，１５５２が、例えば３２対存在すると
きには、この回路を持たない第１図の回路に比較して消
費電力は１／３２に減少する。

第１３図は、本発明の他の実施例を示すメモリ回路の構
成図である。メモリセル１６０１．データ線負荷回路は
、第１図と同じ構成である。また、データ線信号検出回
路は、前述の特開昭５５−１２９９４号公報に記載され
たメモリ回路に類似している。しかし、第１３図の回路
では、抵抗１６６３．１６６４、ダイオード１６６５の
端子１６８７．１１３８８．１６８９に正電位Ｖｃｃｘ
　ｓを印加し、この正電位ＶＣＣ１１３を第１図および
上記公報記載の回路で用いられる正電位ＶＣＣよす高く
している。このようにすると、データ線から差動増幅器
入力の間に、レベルシフ１−用のバイポーラ・トランジ
スタが不要となる。これにより、チップ面積の縮小、高
速化が達成される。

なお、第１３図では、抵抗１６８１とＮＭＯＳ１６８２
とにより電流源を構成しているが、抵抗１６８１を省き
、ＮＭＯＳ］、６８２のみにより構成することも、また
抵抗とＮＭＯＳとの接続を逆にすることも、可能である
。また、端子１６８３゜１６９１には、ＬＳＩ内部で発
生させた電位を供給し、その電位とＮＭＯＳ］　６８２
を導通させるゲート電位との差が電源電圧の変動の影響
を受は難いように端子１６８３の電位を設定し、より安
定した電流を供給することが望ましい。

第１４図は、本発明のさらに他の実施例を示すセンスア
ンプの構成図である。第１４図では、データ線対に現わ
れる信号を検出するセンスアンプを、第１図のように、
各データ線対ごとに１対のセンスアンプ１４４を使用す
ることなく、上下２対のデータ線対１１０１，１１０２
および１１０７．１１．０８に１対の入力を持つセンス
アンプ１１０９を設は、このセンスアンプ入力１１０５
゜１１０６にスイッチを付加して、データを検出するデ
ータ線対ヘセンスアンプの入力端子の接続を切り換えて
信号を検出している。これにより、センスアンプの個数
は、データ線対の１／２となり、チップ面積を低減でき
、また従来と同数のセンスアンプを設けた場合には、デ
ータ線対に接続されるメモリセル数が１／２となり、長
さも１／２となり、またデータ線の静電容量も１／２と
なるため、データ線の応答速度が速くなる。また、第１
４図には、書き込み信号をデータ線対１１０１゜１１０
２．１１０７．１１０８に伝達するスイッチ端子１１０
３．１１０４が設けられており、これらの端子に書き込
みデータ信号Ｄ１９口が接続されており、データ書き込
み信号ＷＥが書き込み状態にあるとき、これらの端子は
データ線対１１０１．１１０２あるいは１１０７．１１
０８に接続するようにすれば、読み出し時と同じように
書き込み動作の高速化が可能となる。なお、端子１１０
３．１１０１：は電源ＶＥＥを供給し、スイッチ信号に
書き込み信号とデータ信号Ｄ□との積信号を用いること
もできる。

第１５図は、本発明のさらに他の実施例を示すメモリ回
路の構成図である。第１図では、データ線負荷回路１１
５からデータ線に供給する電位を切り換えてデータ線の
選択、非選択動作を行っている。このようにすると、デ
ータ線電位を共通データ線に伝達するためのセンスアン
プを構成するバイポーラ・トランジスタ対１４５，１４
６が各データ線対に１個必要となる。これに対して、第
１５図の回路では、負荷回路のＰｕＯ２＋　２２３゜１
２２４．１２２１．．１２２２からデータ線１２１０．
１２１１へ供給する電位は、この回路で最も高い正電位
（ここでは、接地電位）を供給し、データ線の信号の読
み出しをＹスイッチを構成するＰＭＯ８１２３７，１２
３８の導通、非導通により行う。すなわち、メモリ情報
を読み出すデータ線のＹスイッチを導通させ２共通デー
タ線１２５１．１２５２に導き、これをバイポーラ・ト
ランジスタ１２４５，１２４６により検出している。

これにより、共通データ線１２５１．１２５２に１対の
バイポーラ・トランジスタを設けるのみで、メモリ情報
を読み出すことができる。また、共通データ線１２５１
．１２５２へのメモリ情報が読み出されていないときに
は、この共通データ線電位を、ＰＭＯ８１２９１，１２
９２を通して端子１２８９．１２９０に供給される電位
とし、この電位をデータ線電位１２１０．１２１１より
約０゜３ｖ低い電位とするごとによって、第１図の第２
共通データ線１２５５，１．２５６を用いてメモリ情報
を集め、差動増幅器に導くことができる。

このメモリ回路の情報書き込み動作は、端子１２６１．
１２６２に書き込み指示信号ＷＥと書き込みデータ信号
Ｄ□との積ＷＥ−Ｄｉと、Ｄ、の逆信号五τとの積Ｗ　
Ｅ　”　Ｄ　ｒとを供給し、端子１２３１に接続された
データ線選択信号ＹｒＩをＮＭＯＳ１２４１，１２４２
に供給し、ＷＥ　−Ｄ□。

ＷＥ−Ｄｉのうちの高電位にあるＮＭＯＳ１２４１また
は１２４２を導通させ、データ線電位を引き下げること
により行う。ここでは、最も筒中なデータ線負荷回路、
書き込み回路、差動増幅器について述べたが、第１図に
適用できる各種の回路を用いることも可能である。

第１６図は、第１５図におけるデータ線スイッチ回路（
Ｙスイッチ）の他の実施例を示す構成図である。前述の
ように、第１５図のデータ線スイッチ１２９９は、ＰＭ
Ｏ８１２３７，１２３８の導通、非導通によりスイッチ
動作を行っている。このため、データ線や共通データ線
の電位が下がり、低電位ＶＥＥに近づくとＰＭＯ８の導
電率が小さくなる。このため、書き込み信号をこのスイ
ッチ回路を通して送る上で障害となるので２書き込み回
路を直接データ線に接続する必要がある。このようにす
ると、高速書き込みが行える利点があるが、その反面、
書き込み回路の個数が増加し、その占有面積の増加や回
路が複雑になる等の欠点もある。第１６図のスイッチ回
路は、ＰＭＯ８ｌ　３０３．１３０４とＮＭＯＳ１３０
５，１３０６を並列接続し、互いのゲートに逆相の信号
を入れることによりスイッチングする回路である。これ
により、データ線および共通データ線の電位にかかわら
ず、このスイッチの導電率の変化が少なくなる。このた
め、このスイッチ回路を通して、書き込み信号を送るこ
とができるので、書き込み回路を共通データ線に接続し
、このスイッチを列選択信号ＶＤにより導通させて、メ
モリセルへの情報書き込みを行うことができる。これに
より、従来複雑であった書き込み回路を簡単にし、また
書き込み回路の占有面積を減少することができる。

第１７図は、第１５図におけるデータ線信号検出回路の
変形例を示す構成図である。第１５図のデータ線信号検
出回路１２５０では、第２共通データａ１２５５，１２
５６をバイポーラ・トランジスタ１２４５，１．２４ｆ
３のエミッタに、それぞれ並列接続するごとにより構成
している。このようにすると、共通データ線対１２５５
．１２５６間の電位差、つまり信号振幅が大きくなると
、その寄生容量のために遅延時間が増加するので、信号
振幅を１００ｍＶ以下に設定する必要がある。

第１７図の回路では、第２共通データ線１７５５．１７
５６の信号を電流により伝えることにより、第２共通デ
ータ線の信号振幅を３０ｍＶ以下にし、寄生容量の影響
をより軽減している。また。

この回路は、第１１図、第１３図の第２共通データ線以
降の信号検出回路と類似しており、これらの回路の動作
条件を適用することも可能である。

しかし、第１７図の他の特徴は、共通データ線端子１，
７５１．１７５２の電位をバイポーラ・トランジスタ１
７４５．１７４６、ダイオード１７２］、１７２２，１
７２３．１７２４により約２゜５■レベルシフトした後
、差動増幅器のバイポーラ・トランジスタ１７６１．１
７６２のベースに導き、抵抗１７７１，１７７２の電圧
降下として信号を検出していることである。このように
、レベルシフトを行うことにより、抵抗１７７１，１７
７２、ダイオードへの供給電位を接地電位とすることが
可能であり、第１３図に比べると正電位の電源１個が削
減できる利点がある。また、第１１図の回路では、バイ
ポーラ・トランジスタがデ−９線と同数だけ必要である
が、第１７図の回路では５共通データ線対１対につき１
箇でよく、設計やレイアウトの自由度も増加する利点が
ある。

この他の動作は、既に述べた回路と類似しているので、
省略する。

第１８図は、第１５図におけるデータ線負荷回路の変形
例を示す構成図である。第１５図のデータ線負荷回路１
２４０のＰＭＯ８１２２＋、、１．２２２と同じ働きを
する回路を、第１８図に示している。第１５図の負荷回
路に比べて素子数が増加しているが、バイポーラ・トラ
ンジスタの特質として、ベース・エミッタ間電圧のばら
つきが小さい。また、駆動能力が大きいために、書き込
み動作によりＶＥＲまで下ったデータ線電位を高速度で
引き上げ、かつその設定電位のばらつきが少ないので、
データ線対電位差、つまりデータ線信号振幅を小さくで
きる利点を持っている。ここで、端子１８０１には、書
き込み指示信号ＷＥを供給し、書き込み時にはバイポー
ラ・トランジスタ１８０３．１８０５．２ＭＯ８１８０
７を非導通として、書き込み時間を短縮できる点は第１
．５図の回路と同じである。この回路によれば、２ＭＯ
８１８０７の導電率により、データ線の信号振幅は次の
関係式により与えられる。そして、例えば、２０ｍＶの
振幅を得るには、ＰｕＯ２の実効抵抗２にΩとすればよ
いことがわかる。

ここで、ＴＩ＋Ｉ２はデータ線１８１１．１８１０に流
れる電流で、それぞれ５０μＡ、１０μＡとした。また
、ＲはＰｕＯ２の実効抵抗、ΔＶはデータ線対電位差、
ｑは電子の電荷、ｋはボルツマン定数、Ｔは絶対温度を
それぞれ示している。

なお、第１８図では、バイポーラ・トランジスタ１８０
３．１８０５のベース電位を駆動するためにインバータ
回路を通しているが、端子１８０１に逆信号を入れるこ
とにより、この絹合せをｉｉ：Ｑにして、ＰＭＯ８＋８
０７をインバータを介して駆動することも、さらにはそ
れぞれに信号を接続して制御することも可能である。

第１９図は、第１３図の共通データ線以降のセンスアン
プの変形例を示す構成図である。第１３図では、共通デ
ータ線１対に対して、センスアンプ、出力バッフ７回路
１６６７の入力は１対となっている。このような回路構
成では、メモリセル数が増大して２５６にビット以上に
なると、共通データ線に接続されるトランジスタ対１６
４５゜１６４６の数が５００対にも達し、共通データ線
の静電容量は２０ｐＦとなる。このため、第１６図の回
路では、メモリ容量が大きくなると、共通データ線の応
答速度が遅くなるという問題がある。

第１９図の回路は、この共通データ線の静電容量を低減
し、高速動作を行うために都合のよい回路となっている
。すなわち、共通データ線を多分割化し、それぞれの共
通データ線にセンスアンプ１９００とエミッタフォロア
・トランジスタ１９１３．１９１４を設は、それらのエ
ミッタを第２の共通データ線対１９６１．１９６２に接
続することにより、この問題を解決している。さらに、
第２共通データ線１９６１．１９６２へ所定の第１共通
データ線信号（ここでは、端子１９０１．１９０２から
の入力を考える）を送り、それ以外の信号を遮断する方
法が示される。

トランジスタ１９５２，１９５４のベース１９０５．１
９０６には、制御端子１９０３．１９０４の信号を検出
するための参照電位が供給され、第１共通データ線から
の信号端子１９０１．１９０２を第２共通データ線１９
６１．１９６２に伝送するときには、端子１９０３，１
９０４の電位を参照電位より低くすることによ１）、第
１６図で説明したように、信号は出力端７−１９８０ま
で伝送される。一方、第２共通データ線１９６１．１９
６２に信号を送らないときには、端子１９０３゜１９０
４の電位を参照電位より高くし、定電流源１９０７、’
＋９０８の電流を第１共通データ線から引き抜き、抵抗
１９７］、＋９７２の電圧降下を増し、トランジスタ１
９１３．１９１４を遮断状態とすることにより達成され
る。このような回路を共通データ線対にそれぞれ設けて
、トランジスタのエミッタを第２共通データ線１，９６
１．１９６２に接続することにより、第１共通テータ線
のうち所定の信号のみをアンプ１９７６に導くことがで
きる。ここでダイオード１９１１．１９１２は、定電流
源］、９０７．］９０８を接続することにより抵抗１９
７１，１．９７２の電位降下が増加し、トランジスタ１
９７４．１９７５が飽和することを防止するためのもの
で、回路を精密に設計すれば省くことも可能である。

この回路を使用することにより、第１共通データ線を４
個に分割すると、第１共通データ線の静電容量は約５ｐ
Ｆとなり、応答速度は約４倍となり、メモリ回路のアク
セス時間に比べて無視できる速度になる。

第２０図は、第１９図におけるセンスアンプの変形例を
示す構成図である。第１９図の破線で囲んだセンスアン
プ回路１９００は、第２０図に示す構成に置き換えるこ
とができる。第１９図では、第１共通データ線に接続す
る電流値をそれぞれ所定の値に定め、これらの供給を端
子１９０３．１９０４により制御している。このように
すると、端子１９０１．１９０２の電流に対応した電位
降下が抵抗１９７１．１９７２に牛］゛′るため、トラ
ンジスタ１９７４．１９７５が飽和し易く、このためク
ランプダイオードを設ける必要がある。

これに対して、第２０図の回路では、差動増幅器のトラ
ンジスタ２０５］、２０５２のベースに第１共通データ
線電位を供給し、トランジスタ２０７４．２０７５に流
れる電流を検出して、これに対応する電流を抵抗２０７
１．２０７２に分流させる回路である。ここで、端子２
００５には参照電位を、端子２００３には定電流源２０
０７からトランジスタ対２０５１．２０５２への供給を
制御する信号が供給される。この回路においては、トラ
ンジスタ２０７１．２０７２の飽和の心配はるくなるの
で、ダイオードを省くことができ、電流源が１個となる
等の効果がある。

第１９図、第２０図では、エミッタ・フォロアのトラン
ジスタ１，９１３．１９１４のベース電位を下げて信号
の第２共通データ線１９６１．１９６２への伝送を遮断
しているが、トランジスタ１９１３．１９１４のベース
端子とトランジスタ１９７１．１９７２のコレクタの間
にＭＯＳ　−ＦＥＴを挿入し、このＭＯＳ　−ＦＥＴの
導通、非導通により信号の伝送を制御することも可能で
ある。

このようにすると、定電流源１９０７．１９０８やその
制御回路が省ける利点がある。

第２２図は、本発明の条件を満足させる素子の関係図で
ある。

各実施例で説明したように、本発明では、メモリ情報読
み出しにおいて、メモリセル内のノード電圧に変化を引
き起さないことを目標にしている。

このために、データ線電位に対してワード線の電位が、
次の関係を満足すればよい。

「ワード線電位は、データ線電位にメモリセルの情報伝
達ＭＯ８のしきい電圧を加えた電位より小さい」 この条件を満足させる素子とメモリセル等の各部分回路
構成素子との関係をまとめると、第２２図に示すように
なる。すなわち、実施例では、メモリセルは４個のＮＭ
ＯＳと２個の抵抗からなる構成について説明したが、こ
の抵抗をＰｕＯ２にすることも、またＮＭＯＳをＰｕＯ
２に置き換えたメモリセルも、いずれも可能であること
がオ〕かる。

第２３図は、第２２図の素子の適用可能範囲をメモリ回
路に供給する電源電圧の条件から定めた図である。なお
、この電源には、ＬＳＩ内部で発生するものも含まれる
。

外部から供給される正の電位ＶＣＣより高電位の供給が
ない場合には、ワード線電位はＶＣＣか、あるいはそれ
以下でなければならないことが示されている。また、ワ
ード線電位がＶＣＣのときには、データ線負荷に用い得
る素子はＰｕＯ９、バイポーラ・トランジスタがあり、
ＮＭＯＳを用いる場合には、メモリセル内の情報伝達用
ＮＭＯＳのしきい電圧より小さいしきい電圧を持つＮＭ
ＯＳであることが必要である。これに対して、ワード線
電位がＶＣＣより低く設定される場合には、ＮＭＯＳの
しきい電圧の制限はなくなり、さらに接合型ＦＥＴも適
用可能となることがわかる。さらに、データ線から共通
データ線へのスイッチ回路には、ワード線電位がＶＣＣ
となる回路では制限が生じ、ＰＭＯ８，ＰＭＯ８とＮＭ
ＯＳの並列接続、もしくはスイッチ回路を使用しない場
合に限られる。また、センスアンプの回路形式も同じ制
限を受は、バイポーラ・トランジスタのエミッタフォロ
ア回路、コモン・コレクタ回路もしくはＣｕＯ２，ＪＦ
ＥＴを用いた差動増幅器に限られることを示している。

これに対して、ワード線がＶＣＣより低い場合には、■
スイッチ、センスアンプともに全てのデバイスと回路を
適用し得ることを示している。

一方、ｖｃｃより高い正電位を供給する電源を設ける場
合には、データ線負荷、■スイッチ、センスアンプ全て
に、全ての素子、回路を適用し得ることを示している。

また、第２２図、第２３図ともに、逆に負電位を供給す
る回路形式も可能であって、これに対応してメモリセル
等の構成を逆極性の素子、例えばＮＭＯＳをＰＭＯ８と
する等の可能なことは勿論である。

〔発明の効果〕

以上説明したように、本発明によれば、ワード線電位と
データ線電位との関係を、前者が後者にメモリセルの情
報伝達ＭＯ９のしきい電圧を加えた電位より小さいよう
に選定することにより、メモリ情報の読み出しに伴って
メモリセルのノード電位を変化させないようにすること
が可能であるので、メモリ情報の保持特性、特にα線に
よる情報破壊強度を大幅に改善することができる。

【図面の簡単な説明】

第１＠は本発明の一実施例を示す半導体メモリ回路の構
成図、第２図は第１図の回路の主要ノードの電位の時間
変化タイミングチャート、第３図から第２０図までは本
発明の他の実施例を示す主要部分の回路構成図、第２１
図は本発明の２段構成の共通データ線の接続図、第２２
図と第２３図は本発明に適用可能なデバイスとその適用
条件を示す図である。 １０１：メモリセル、１４４，１６０：センスアンプ、
１１５：データ線負荷回路、１４０：書き込み回路、１
５０：ワード線デコード回路、１４７．１４８，１９１
，１９２，１６５：定電流源、１６７：センスアンプ出
力バッファ回路、１１２：ワード線、１５１，１５２：
第１共通データ線、１５５，１５６：第２共通データ線
対。 −４８＝ 第　　　　　２　　　　　図 第　　　３　　　図 第　　　４　　　図 第　　　５　　　図 区 駆 ｇ′″′ 訂九 馴ニ 第　　　１９　　　図 第　　　２０　　　図 □

Claims (1)

1. 【特許請求の範囲】 １、選択されたワード線およびデータ線対に接続された
   フリップフロップ型メモリセルのトランジスタと、該デ
   ータ線の負荷デバイスとの導電比により、メモリ情報を
   検出する半導体メモリ回路において、該ワード線電位を
   、該データ線電位に該メモリセルの情報伝達ＭＯＳトラ
   ンジスタのしきい電圧を加えた電位より小さく設定し、
   該メモリセルから該データ線を介して読み出された信号
   を、接合型トランジスタのベースあるいはゲートを入力
   とする差動増幅器に入力することを特徴とする半導体メ
   モリ回路。 ２、上記ワード線電位をデータ線電位にメモリセルの情
   報伝達ＭＯＳトランジスタのしきい電圧を加えた値より
   小さくするため、データ線の負荷にバイポーラ・トラン
   ジスタ等の高駆動能力を持つデバイスを用い、読み出し
   時には、ワード線電位を２段階に切換え、データ線電位
   Ｖ＿Ｄとワード線電位Ｖ＿Ｗとの関係を、Ｖ＿Ｗ＜Ｖ＿
   Ｄ＋Ｖ＿Ｔ＿Ｈに選定し、書き込み時にはＶ＿Ｗ＞Ｖ＿
   Ｄ＋Ｖ＿Ｔ＿Ｈに選定する（Ｖ＿Ｔ＿Ｈは、メモリセル
   内のＮＭＯＳのしきい値）ことを特徴とする特許請求の
   範囲第１項記載の半導体メモリ回路。 ３、選択されたワード線およびデータ線対に接続された
   フリップフロップ型メモリセルのトランジスタと、該デ
   ータ線の負荷デバイスとの導電比により、メモリ情報を
   検出する半導体メモリ回路において、該ワード線電位を
   該データ線電位に該メモリセルの情報伝達ＭＯＳトラン
   ジスタのしきい電圧を加えた電位より小さく設定し、上
   記データ線対にスイッチ回路を設け、該スイッチ回路の
   導通、非導通により増幅器を共用し、かつレベルシフト
   用エミッタフォロアのエミッタを複数個並列接続して、
   差動増幅器に導くことを特徴とする半導体メモリ回路。