JPS61223963A - マスタ・スレ−ブ間の接続回路 - Google Patents
マスタ・スレ−ブ間の接続回路Info
- Publication number
- JPS61223963A JPS61223963A JP6328985A JP6328985A JPS61223963A JP S61223963 A JPS61223963 A JP S61223963A JP 6328985 A JP6328985 A JP 6328985A JP 6328985 A JP6328985 A JP 6328985A JP S61223963 A JPS61223963 A JP S61223963A
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- JP
- Japan
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- master
- slave
- terminal
- gate
- signal
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩＣ（！：ＩＣとの接続回路に関し、特にマイ
クロプロセッサ（マスタ）とコプロセッサ（スレーブ）
との間の接続回路に関する。
クロプロセッサ（マスタ）とコプロセッサ（スレーブ）
との間の接続回路に関する。
従来、マスタとスレーブとの間の接続は同一ライン上で
マスタからスレーブ又はスレーブからマスタにと両方共
送受信できる特定の信号を有するため、プリント基板上
のパターンあるいは線材によりマスタとスレーブとを１
対１で接続していた。
マスタからスレーブ又はスレーブからマスタにと両方共
送受信できる特定の信号を有するため、プリント基板上
のパターンあるいは線材によりマスタとスレーブとを１
対１で接続していた。
上述した従来の接続はマスタとスレーブが１対１である
ため、スレーブが複数個必要な時はマスタが同数必要と
なり、その制御回路が複雑になり高価になる欠点がある
。
ため、スレーブが複数個必要な時はマスタが同数必要と
なり、その制御回路が複雑になり高価になる欠点がある
。
又、１個のマスタに対しスレーブを複数個接続する方法
としてリレー切換回路による方法等があるが、リレー動
作制御回路が複雑になるうえ、マスタとスレーブの距離
が長くなり、このような場合には、マスタのドライブ信
号能力が少ないためノイズによる誤動作が多く発生する
という欠点がある。
としてリレー切換回路による方法等があるが、リレー動
作制御回路が複雑になるうえ、マスタとスレーブの距離
が長くなり、このような場合には、マスタのドライブ信
号能力が少ないためノイズによる誤動作が多く発生する
という欠点がある。
本発明の目的は、１個のマスタに対し複数個のスレーブ
を簡単な構成で接続することのできるマスタ・スレーブ
間の接続回路を提供することにある。
を簡単な構成で接続することのできるマスタ・スレーブ
間の接続回路を提供することにある。
本発明は、１個のマスタと複数個のスレーブとを接続す
るマスタ・スレーブ間の接続回路において、マスタと各
スレーブとの間を逆並列に接続された２個のトライステ
ートゲートを有するラインと、マスタとスレーブとの間
の送受信に応じて前記トライステートの動作を制御する
各ラインあたりの制御回路と、マスタに接続すべきスレ
ーブを設定する設定回路とを備えることを特徴としてい
る。
るマスタ・スレーブ間の接続回路において、マスタと各
スレーブとの間を逆並列に接続された２個のトライステ
ートゲートを有するラインと、マスタとスレーブとの間
の送受信に応じて前記トライステートの動作を制御する
各ラインあたりの制御回路と、マスタに接続すべきスレ
ーブを設定する設定回路とを備えることを特徴としてい
る。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の回路ブロック図であり、第
２図は第１図の回路の動作時のタイムチャートである。
２図は第１図の回路の動作時のタイムチャートである。
第１図の接続回路は、説明の便宜上、１個のマスタと２
個のスレーブとを接続できる回路を示している。図中、
Ａはマスタ側の入出力端子（以下、マスタ端子という）
を、Ｂ及びＣはスレーブ側の入出力端子（以下、スレー
ブ端子という）をそれぞれ示している。マスタ端子Ａと
スレーブ端子Ｂとを接続する回路構成について説明する
。マスタ端子Ａとスレーブ端子Ｂとの間は、２個のトラ
イステートのゲー）ＩＣＩ、２が逆並列に接続されてい
る。これらゲー）ＩＣの制御端子には、これらゲー）Ｉ
Ｃを制御するためのラッチＩＣ３，４がそれぞれ接続さ
れている。
個のスレーブとを接続できる回路を示している。図中、
Ａはマスタ側の入出力端子（以下、マスタ端子という）
を、Ｂ及びＣはスレーブ側の入出力端子（以下、スレー
ブ端子という）をそれぞれ示している。マスタ端子Ａと
スレーブ端子Ｂとを接続する回路構成について説明する
。マスタ端子Ａとスレーブ端子Ｂとの間は、２個のトラ
イステートのゲー）ＩＣＩ、２が逆並列に接続されてい
る。これらゲー）ＩＣの制御端子には、これらゲー）Ｉ
Ｃを制御するためのラッチＩＣ３，４がそれぞれ接続さ
れている。
スレーブ端子Ｂは、２ナントゲート５の一方の入力端子
に接続され、２ナントゲート５の出力端子は、一方では
ラッチＩＣ３のセット入力端子に、他方ではナントゲー
ト６を経てラッチＩＣ４のセット入力端子に接続されて
いる。ラッチＩＣ４の反転出力端子はアンドゲート７の
一方の入力端子に接続され、アンドゲート７の出力端子
はラッチＩＣ３のリセット入力端子に接続されている。
に接続され、２ナントゲート５の出力端子は、一方では
ラッチＩＣ３のセット入力端子に、他方ではナントゲー
ト６を経てラッチＩＣ４のセット入力端子に接続されて
いる。ラッチＩＣ４の反転出力端子はアンドゲート７の
一方の入力端子に接続され、アンドゲート７の出力端子
はラッチＩＣ３のリセット入力端子に接続されている。
ラッチＩＣ３及び４は、抵抗８を経て電源（＋５■）に
接続されている。ラッチＩＣ４のリセット入力端子及び
アンドゲート７の他方の入力端子は、共にリセット信号
入力端子りに接続されている。
接続されている。ラッチＩＣ４のリセット入力端子及び
アンドゲート７の他方の入力端子は、共にリセット信号
入力端子りに接続されている。
マスタ端子Ａとスレーブ端子Ｃとを接続する回路構成は
、上述したマスタ端子Ａとスレーブ端子Ｂとを接続する
回路構成と同様であり、図中、９゜１０はトライステー
トのゲートＩ Ｃ，１１，１２はラッチＩＣ，１３は２
ナントゲート、１４はナントゲート、１５はアンドゲー
ト、１６は抵抗である。
、上述したマスタ端子Ａとスレーブ端子Ｂとを接続する
回路構成と同様であり、図中、９゜１０はトライステー
トのゲートＩ Ｃ，１１，１２はラッチＩＣ，１３は２
ナントゲート、１４はナントゲート、１５はアンドゲー
ト、１６は抵抗である。
２ナントゲート５及び１３の他方の入力端子は、マスタ
端子Ａに接続しようとするスレーブ端子を設定するため
のデコーダ回路１７にそれぞれ接続されている。
端子Ａに接続しようとするスレーブ端子を設定するため
のデコーダ回路１７にそれぞれ接続されている。
次に、以上の構成の接続回路の動作を、第２図の各信号
のタイムチャートを参照しながら説明する。
のタイムチャートを参照しながら説明する。
同一ライン上でマスタ端子とスレーブ端子との間で信号
の送受信を行う場合、初期設定により必ず一方が送信、
他方が受信となる。接続回路の初期設定は、リセット信
号入力端子りよりリセット信号Ｅを入力することにより
行う。マスタ端子Ａとスレーブ端子Ｂとの接続が選択さ
れた場合には、スレーブ端子が送信状態に、マスタ端子
が受信状態になると共に、デコーダ回路１７から信号Ｆ
を２ナントゲート５の一方の入力端子に出力する。
の送受信を行う場合、初期設定により必ず一方が送信、
他方が受信となる。接続回路の初期設定は、リセット信
号入力端子りよりリセット信号Ｅを入力することにより
行う。マスタ端子Ａとスレーブ端子Ｂとの接続が選択さ
れた場合には、スレーブ端子が送信状態に、マスタ端子
が受信状態になると共に、デコーダ回路１７から信号Ｆ
を２ナントゲート５の一方の入力端子に出力する。
信号Ｆがハイになると２ナントゲート５がレディ状態に
なり、送信状態にあるスレーブ端子ＢからＧ信号のロー
パルスが出力されると、２ナントゲート５の出力はハイ
になり、ラッチＩＣ３の出力信号Ｈがハイになる。ラッ
チＩＣ３の出力信号Ｈがハイになると、ゲートＩＣ２が
動作し、ゲー）ＩＣ２を経てスレーブ端子Ｂからマスタ
端子ＡにＧ信号が伝達される。一方、ナントゲート６の
出力はローであるからラッチＩＣ４の出力信号Ｉはロー
であり、ゲートＩＣＩはオフとなっている。
なり、送信状態にあるスレーブ端子ＢからＧ信号のロー
パルスが出力されると、２ナントゲート５の出力はハイ
になり、ラッチＩＣ３の出力信号Ｈがハイになる。ラッ
チＩＣ３の出力信号Ｈがハイになると、ゲートＩＣ２が
動作し、ゲー）ＩＣ２を経てスレーブ端子Ｂからマスタ
端子ＡにＧ信号が伝達される。一方、ナントゲート６の
出力はローであるからラッチＩＣ４の出力信号Ｉはロー
であり、ゲートＩＣＩはオフとなっている。
スレーブ端子ＢのＧ信号がローからハイになると、スレ
ーブ端子Ｂは送信から受信状態に、マスタ端子Ａは受信
から送信状態になる。このとき２ナントゲート５の出力
はローになり、ラッチＩＣ３の出力信号Ｈはローになる
。これにより、ゲー） ＩＣ２がオフとなる。一方、ナ
ントゲート６の出力はハイになり、ラッチＩＣ４の出力
信号■がハイになる。これにより、ゲートＩＣＩが動作
し、マスタ端子ＡのＧ信号が、スレーブ端子Ｂに伝達さ
れる。しかも、マスタ端子ＡのＧ信号がローからハイに
なる時、マスタ端子Ａは受信状態に、スレーブ端子Ｂは
送信状態になり、繰返し連続送受信を行う。
ーブ端子Ｂは送信から受信状態に、マスタ端子Ａは受信
から送信状態になる。このとき２ナントゲート５の出力
はローになり、ラッチＩＣ３の出力信号Ｈはローになる
。これにより、ゲー） ＩＣ２がオフとなる。一方、ナ
ントゲート６の出力はハイになり、ラッチＩＣ４の出力
信号■がハイになる。これにより、ゲートＩＣＩが動作
し、マスタ端子ＡのＧ信号が、スレーブ端子Ｂに伝達さ
れる。しかも、マスタ端子ＡのＧ信号がローからハイに
なる時、マスタ端子Ａは受信状態に、スレーブ端子Ｂは
送信状態になり、繰返し連続送受信を行う。
以上の実施例では、マスタ端子Ａとスレーブ端子Ｂとを
接続する場合の動作について説明したが、マスタ端子Ａ
とスレーブ端子Ｃとの接続が選択された場合にも、ラッ
チＩＣ９，１０が同様に動作し、マスタ端子Ａとスレー
ブ端子Ｃとの間で送受信が行われる。
接続する場合の動作について説明したが、マスタ端子Ａ
とスレーブ端子Ｃとの接続が選択された場合にも、ラッ
チＩＣ９，１０が同様に動作し、マスタ端子Ａとスレー
ブ端子Ｃとの間で送受信が行われる。
以上のように本実施例によれば、同一ライン上の送受信
信号をＩＣ回路で制御することにより、１つのマスタ対
複数のスレーブ接続が可能となる。
信号をＩＣ回路で制御することにより、１つのマスタ対
複数のスレーブ接続が可能となる。
以上説明したように本発明はマスタ１に対し複数個スレ
ーブを接続できるため、１対１で接続するより制御回路
構成、制御方法が簡明で安価にできる効果がある。
ーブを接続できるため、１対１で接続するより制御回路
構成、制御方法が簡明で安価にできる効果がある。
又、ＩＣでドライブ能力を増幅できるため、リレー切換
回路より安定した動作をさせる効果がある。
回路より安定した動作をさせる効果がある。
第１図は本発明の一実施例の回路ブロック図、第２図は
第１図回路の動作を説明するためのタイムチャートであ
る。 １．２．９．１０・・・・・・トライステートのゲート
Ｃ ３、４，１１，１２・・・・・・ラッチＩＣ５，１３・
・・・・・２ナントゲート ６．１４・・・・・・ナントゲート ７．１５・・・・・・アンドゲート １７・・・・・・デコーダ回路 Ａ・・・・・・マスタ端子
第１図回路の動作を説明するためのタイムチャートであ
る。 １．２．９．１０・・・・・・トライステートのゲート
Ｃ ３、４，１１，１２・・・・・・ラッチＩＣ５，１３・
・・・・・２ナントゲート ６．１４・・・・・・ナントゲート ７．１５・・・・・・アンドゲート １７・・・・・・デコーダ回路 Ａ・・・・・・マスタ端子
Claims (1)
- （１）１個のマスタと複数個のスレーブとを接続するマ
スタ・スレーブ間の接続回路において、マスタと各スレ
ーブとの間を逆並列に接続された２個のトライステート
ゲートを有するラインと、マスタとスレーブとの間の送
受信に応じて前記トライステートの動作を制御する各ラ
インあたりの制御回路と、マスタに接続すべきスレーブ
を設定する設定回路とを備えることを特徴とするスレー
ブ・マスタ間の接続回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6328985A JPS61223963A (ja) | 1985-03-29 | 1985-03-29 | マスタ・スレ−ブ間の接続回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6328985A JPS61223963A (ja) | 1985-03-29 | 1985-03-29 | マスタ・スレ−ブ間の接続回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61223963A true JPS61223963A (ja) | 1986-10-04 |
Family
ID=13225014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6328985A Pending JPS61223963A (ja) | 1985-03-29 | 1985-03-29 | マスタ・スレ−ブ間の接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61223963A (ja) |
-
1985
- 1985-03-29 JP JP6328985A patent/JPS61223963A/ja active Pending
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