JPH0274066A - 半導体集積回路素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体集積回路素子内部に設置する内部伝送
線路（以下では内部バスと記載する）などのターミネイ
ション（Ｔｓｒｍｉｎａｔｉｏｎ）に関するもので、特
に、ＭＯ５型ＬＳＩなどの大規模高速論理デバイス（Ｄ
ｅｖｉｃｅ）に好適する。

（従来の技術） 最近の集積回路素子は、　Ｄ−ＲＡＭに代表されるよう
に、益々集積度が増大する傾向にあり、それに伴って回
路規模も大規模化している。従って、ロジックデバイス
においては、半導体基板内にモノリシックに形成した例
えば複数のモジュウル（Ｍｏｄｕｌｅ）即ち個別論理ス
テム（ＬＳＩ）間を、内部バスにより電気的に接続して
いる場合が多い、このための集積回路素子に形成する伝
送線路である内部バスは、高速データ転送能力が必要で
あり、所定の位置に終端抵抗素子を設置してインピーダ
ンス整合を取って伝送波形歪を減少させる必要が生じて
いる。

即ち、第５図に示すように、複数のバス駆動用トライス
テートバッファ２０・・・を内部バス２１に接続し、そ
の終端に形成したターミネイシ目ン用抵抗素子２２を介
してＶＤＤラインに接続する方式を採って、内部バス２
１のインピーダンス整合を図っている。

第６図は、上記のインピーダンスが種々の理由から不完
全の場合に、内部バスに反射が発生して歪みを生じた伝
送波形の一例である。ここでは。

内部バス駆動点から信号を送出した時の波形が２３であ
り、この信号が内部バスの終端で全反射を起こし、再び
駆動点に戻ってきた波形を２４．更に２３と２４の合成
によりできる内部バス駆動点での波形が２５である。

図中、ｔは、駆動点から内部バス終端までの伝播に要す
る時間であるが、実際には、内部バスの形状やインピー
ダンス値に複雑な歪みを生じ、伝送速度の低下をもたら
す。

（発明が解決しようとする課題） 上記のように、集積回路素子の集積度は益々増大してい
るために、特に、ロジックデバイスにおいては、個別論
理システム（ｔ、ｓＩ）と、この間の信号授受によりデ
ータをやりとりするのに利用する内部バスは、この集積
回路素子内にモノリシックに形成するのが通例となフて
いる。

この多数の個別論理システムは、規則的に配列されると
は限らず、場合によっては、不規則に設置され、しかも
接続される内部バスの長さも長くなると共に、負荷状態
が重くなり易く、更に、形状も複雑とならざるを得ない
。

従って、内部バスの全てにわたって完全にインピーダン
ス整合をとることは困難であり、内部バスの伝送速度の
悪化を招いている。その解決策としては、内部バスの終
端に抵抗を設置するターミネイションによりある程度イ
ンピーダンスを整合して反射を防ぐ方法が採られている
。

しかし、この終端抵抗の最適値を事前に見付けるのは、
集積回路素子製造上のプロセス変動による特性インピー
ダンスの変化などで非常に難しく。

抵抗を設計値通りの値に製造するのも非常に困難である
。

これに加えて、多数の個別論理システム間に行われる信
号授受では、駆動点、出力端及び終端を特定することが
芝しくまた様々の伝送モードがあるために、共通で、し
かも有効に動作する終端抵抗を設置するのは難しく、伝
送波形の改善もまた困難な状況にある。

本発明は、このような状況で成されたもので。

特に内部バスに発生するインピーダンスの不整合による
信号の反射を最低限に抑制して、波形伝送特性を向上す
る。

〔発明の構成〕

（課題を解決するための手段） 本発明では、半導体基板に形成する複数の個別論理シス
テムと、この間を接続する内部伝送線路と、ここに形成
する終端抵抗と、前記内部伝送線路の伝送モードに応じ
てこの終端抵抗を制御可能とする手段を備えた半導体集
積回路素子に特徴がある。

（作　用） 即ち、内部バスに設置され、電気的に制御可能な複数個
の終端抵抗を最適な位置に配置し、これらと接続する個
別論理システムの伝送モードに応じて、活性化するか、
あるいは、外部からこの抵抗値を制御するなどの制御手
段を付設した。

この制御手段の一つとしては、各終端抵抗にスイッチ機
能を果たす２個のトランジスタを付設し、その両ゲート
間と、ドレイン−ソース間を直列に接続し、更に、夫々
のドレインとソースは、終端抵抗と接続して上記の制御
手段を行う。

一方、終端抵抗値を外部から電気的に制御するには、複
数のｌ’１Ｏ５−ＦＥＴやコンデンサを利用する。

即ち、終端抵抗としてＭＯＳ−ＦＥＴを内部バスに設置
し、その０Ｎ−ＯＦＦをこの回路外から電気的に制御す
る方法を採った。

（実施例） 第１図乃至第４図により本発明の一実施例を説明する。

即ち、第１図に示した集積回路素子の一部には、内部に
形成した内部バス１及びトライステートバッファ２・・
・があり、この内部バス１の終端には、電気的に制御可
能な制御手段即ち可変終端抵抗器３を設置する。この可
変終端抵抗器３では、内部バス１及びトライステートバ
ッファ２・・・の伝送インピーダンスと整合できるよう
に可変にすることによって、反射による伝送波形歪みを
最低限に押える。

第２図に示す制御手段４・・・は、夫々２個のＭＯＳ−
ＦＥＴ５，５と終端抵抗６，６を直列に接続して構成し
、このＭＯＳ−ＦＥＴ５，５を終端抵抗６・・・に接続
した。この例にあるように、トライステートバッファ２
，２．２は、イネーブル信号により第１図のように内部
バス１に接続され、両ＭＯ５−ＦＥＴ５　、５のゲート
極以外の電極間の接続線を内部バス１に接続する。第３
図には、この制御手段４の他の回路例に示した１例えば
、この回路は５外部から入力できるシフトレジスタ（図
示せず）のクロック線７とデータ入力線８を、Ｄ型のフ
リップフロップ９に夫々接続し、これには、　ｎ−ｃｈ
　ＭＯＳ　ＦＥＴｌ０−５ｐ−ｃｈ　ＭＯＳ　ＦＥＴｌ
ｌ−を接続する。このフリップフロップ９の出力には。

ｎ−ｃｈ　ＭＯＳ　ＦＥＴｌ０−とｐ−ｃｈ　ＭＯＳ　
ＦＥＴｌｌ−のゲートを接続し、　ＭＯＳ　ＦＥＴｌ０
・・・の一端をＭＯＳ　ＦＨＴＩＩ・・・の他端に接続
し、　ＭＯＳ　ＦＥＴｌ０・・・の一端を接地し、　ｎ
−ｃｈＨＯ３ＦＥＴＩＩ・・・の他端は、ＶＤＤ端子に
接続する。なお２図中ａは、内部バスの終点との接続点
を示し、各す点で制御手段と接続している。

このシフトレジスタは、−例として挙げたものであり、
他に適当な部品があれば勿論代用できる。

この例のＭＯＳ　ＦＥＴｌ０，１１は、抵抗として用い
られ。

シフトレジスタのクロック線５とデータ人力１１Ａ８は
、外部から入力でき、しかも、通常使用する信号と切替
えるようにすると、端子数を増さずに実現できる。具体
的には、この集積回路素子を組込む外囲器の入力ビンに
接続した例えばマルチプレクサを介して、このクロック
数７とデータ入力線８を結線すればよい。他の例として
は、双方向接点を利用することもできる。

第４図は、第３図のｂ点にコンデンサ１２を設置して直
流電流が流れないようにした改良例であり。

その外は、全く同様なので説明を省略した６上記実施例
では、−個のトライステートバッファに対して一組の終
端抵抗と制御手段を割当てているが、２組以上の終端抵
抗と制御手段を設置できるのは勿論である。これに加え
て、イネーブル信号を専用の制御信号に置換えることも
できる。

〔発明の効果〕

このように本発明では、内部バスの駆動及び個別論理ブ
ロックの伝送モードに応じて常に最適な終端抵抗が実現
できるので、波形伝送特性が大幅に向上し、終端抵抗本
数を出力インピーダンスに応じて増やすことができる。

トライステートバッフ７１個に対して、２組以上の終端
抵抗を組合わせることにより、複雑なＬＳＩ内部の多重
反射による波形伝送特性の改善にも効果的である。

外部より抵抗値を電気的にかつ容易に制御できるので、
特性がバラツいたＬＳＩチップごとに最適な値が得られ
る。

設計値通りの抵抗値をＬＳＩ内部に形成するのは非常に
困難であるが、本発明では、制御手段により制御するの
で、終端抵抗側々の値の精度は、さほど要求されない。

従って、内部バスなどの信号伝送速度などの向上が期待
できる。

【図面の簡単な説明】

第１図乃至第４図は本発明に係わる半導体集積回路素子
の回路図、第５図乃至第６図は従来の半導体集積回路素
子の回路図である。 １９８．内部バス　　　　　　２・・・ドライドステー
トバッファ３・・・制御手段　　　　　　４・・・終端
抵抗代理人　弁理士　大　胡　典　夫 第　　２　　図 第 図 第 図 比 図 第 図

Claims (1)

【特許請求の範囲】
1. 半導体基板に形成する複数の個別論理システムと、この
   間を接続する内部伝送線路と、ここに形成する終端抵抗
   と、前記内部伝送線路の伝送モードに応じてこの終端抵
   抗を制御可能とする手段とを具備することを特徴とする
   半導体集積回路素子。