JPS61263116A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61263116A JPS61263116A JP60104644A JP10464485A JPS61263116A JP S61263116 A JPS61263116 A JP S61263116A JP 60104644 A JP60104644 A JP 60104644A JP 10464485 A JP10464485 A JP 10464485A JP S61263116 A JPS61263116 A JP S61263116A
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- JP
- Japan
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- integrated circuit
- pad
- wafer
- semiconductor chip
- scribe line
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
- H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
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- Testing Of Individual Semiconductor Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
例技術分野
この発明は、集積回路の種類を示すだめの識別素子を、
集積回路の外部に設け、半導体ウエハの面積の有効利用
を企るものである。
集積回路の外部に設け、半導体ウエハの面積の有効利用
を企るものである。
(イ)従来技術
半導体ウエハには、ウエハブロセスによって、数多くの
同一の集積回路が作られる。集積回路が作製された後、
所定のスクライブラインに沿ってウエハを切断し、数多
くのチップに分割する。
同一の集積回路が作られる。集積回路が作製された後、
所定のスクライブラインに沿ってウエハを切断し、数多
くのチップに分割する。
集積・回路にも故多くの種類があり、集積回路製造工程
に放て、どのような集積回路であるのかを容易に同定で
きるようになっているのが望ましい。
に放て、どのような集積回路であるのかを容易に同定で
きるようになっているのが望ましい。
ウエハの中では、全て同じ集積回路が作られる場合は、
識別素子をウエハについてひとつ設ければよい。ところ
がウエハ1枚の上に、複数の種類の集積回路を作ること
もある。このような場合は、集積回路のそれぞれに種類
を識別するための識別用の素子を設ける必要がある。
識別素子をウエハについてひとつ設ければよい。ところ
がウエハ1枚の上に、複数の種類の集積回路を作ること
もある。このような場合は、集積回路のそれぞれに種類
を識別するための識別用の素子を設ける必要がある。
半導体ウエハの上には、全く同じものを繰返して作製す
る、という事が多いので、いずれの場合でも、集積回路
のそれぞれに、集積回路識別素子を設ける事が多い。
る、という事が多いので、いずれの場合でも、集積回路
のそれぞれに、集積回路識別素子を設ける事が多い。
第3図は従来の半導体チップの略平面図である。
1枚のウェハ(/C1ウェハプロセスによって数多くの
集積回路を作製した後、縦横にウェハをスクライプした
後のひとつの半導体チップ20である。
集積回路を作製した後、縦横にウェハをスクライプした
後のひとつの半導体チップ20である。
破線で囲んだ部分が集積回路21である。この部分が有
効に利用される。
効に利用される。
半導体チップ20の一隅には、集積回路の一部を構成し
ない非集積回路領域22が存在する。
ない非集積回路領域22が存在する。
ここには、集積回路の種類を識別するための識別素子2
3と、゛その両側に、識別素子測定用バッド24.25
が設けである。
3と、゛その両側に、識別素子測定用バッド24.25
が設けである。
識別素子23と、識別素子測定用バッド24.25とは
配線27,28によって接続されている。
配線27,28によって接続されている。
スクライプライン26によって囲まれた長方形の半導体
チップ20の中に、このように、識別素子23が設けら
れる。
チップ20の中に、このように、識別素子23が設けら
れる。
オートプローパを使って、識別素子測定用バッド24.
25をプローブ針で押え、抵抗、電流、その他の、パラ
メータを測定することによシ、それが属する集積回路の
種類を識別する。
25をプローブ針で押え、抵抗、電流、その他の、パラ
メータを測定することによシ、それが属する集積回路の
種類を識別する。
このような半導体チップの構造は、識別素子23がチッ
プ内にあるので、ウェハの全面が有効に利用されていな
い、という欠点がある。
プ内にあるので、ウェハの全面が有効に利用されていな
い、という欠点がある。
り)構 成
本発明の半導体装置は、半導体チップとして残る部分で
はなく、スクライプラインの上に、識別素子を形成する
。こうすることにより、ウェハの面積金より有効に利用
する事ができる。
はなく、スクライプラインの上に、識別素子を形成する
。こうすることにより、ウェハの面積金より有効に利用
する事ができる。
第1図は本発明の半導体装置の一部平面図である。ウェ
ハの上には、同じものが縦横に多数製作されているわけ
であるが、ここではひとつ分の半導体チップ1とその周
辺のみを示す。
ハの上には、同じものが縦横に多数製作されているわけ
であるが、ここではひとつ分の半導体チップ1とその周
辺のみを示す。
、半導体チップ1の上に集積回路2が設けられるのは、
従来のものと同様である。
従来のものと同様である。
この図はウェハ上の半導体チップとなるべき領ffAを
実線11.12.13.14で囲んでいる。しかし、ス
クライプする前にこのような境界があるわけてはない。
実線11.12.13.14で囲んでいる。しかし、ス
クライプする前にこのような境界があるわけてはない。
スクライプしてしまえば、実線11〜14で囲まれるチ
ップ1になるのである。切断予定線ということができる
。実線11〜14の外側がスクライプライン3である。
ップ1になるのである。切断予定線ということができる
。実線11〜14の外側がスクライプライン3である。
ウェハをスクライプする時、この部分で切断され、この
部分が失われることもある。
部分が失われることもある。
重要な事は、スクライプライン3の中に識別素子4を形
成した、という事である。
成した、という事である。
スクライプした後も、半導体チップ1の中に伐る部分で
あるが、集積回路の外部に、識別用特設バッド5を設け
る。
あるが、集積回路の外部に、識別用特設バッド5を設け
る。
また、集積回路の中の適当なバッドを選びこれを測定用
バッド6とする。
バッド6とする。
スクライプライン3の中にある識別素子4と、識別用特
設バッド5、集積回路内の測定用パッド6とを配線7.
8によって接続する。
設バッド5、集積回路内の測定用パッド6とを配線7.
8によって接続する。
識別素子4の例を第2図によって説明する。
これは抵抗の値によって、集積回路に標識を付するもの
である。抵抗の他にも標識は存在しうるが、ここでは抵
抗標識を採用している。
である。抵抗の他にも標識は存在しうるが、ここでは抵
抗標識を採用している。
同一の単位抵抗10が、複数個スクライプラインの中に
、拡散によって設けられている。ここでは打点を付した
領域である。単位抵抗をrl 、r2・・・、rnとか
く。両端のrl、rlKは、識別用特設バッド5と集積
回路内の測定用パッド6につながる配線7.8が設けら
れている。
、拡散によって設けられている。ここでは打点を付した
領域である。単位抵抗をrl 、r2・・・、rnとか
く。両端のrl、rlKは、識別用特設バッド5と集積
回路内の測定用パッド6につながる配線7.8が設けら
れている。
単位抵抗10の両端には、コンタクトホール19.19
がある。
がある。
単位抵抗は中間の配線15.16.17によって接続さ
れるが、単位抵抗r4のように、短絡配線18によって
短絡されている抵抗もある。
れるが、単位抵抗r4のように、短絡配線18によって
短絡されている抵抗もある。
結局n個の単位抵抗があれば、この内適当な抵抗を短絡
させることによって、全抵抗Rが。、r、2r1・・・
、nrの(n+1)種類の値をとシうることになる。そ
うすると、これによって(n+1)種類の標識ができる
ことになる。
させることによって、全抵抗Rが。、r、2r1・・・
、nrの(n+1)種類の値をとシうることになる。そ
うすると、これによって(n+1)種類の標識ができる
ことになる。
これは、全ての単位抵抗の値が同一である場合であるが
、rl 、r2.・・・の値が異なるようにすれば、も
つと多くの区別できる標識を作る事ができる。
、rl 、r2.・・・の値が異なるようにすれば、も
つと多くの区別できる標識を作る事ができる。
例えば
2 ri−1= r i (1=2、・・、n)と
いうように、単位抵抗を設定することができれば2n
とおりの標識を作ることができる。
いうように、単位抵抗を設定することができれば2n
とおりの標識を作ることができる。
たとえばn=4 とすると、前者の場合5とおシの標
識を作ることができる。後者の場合16とおシの標識を
作ることができる。
識を作ることができる。後者の場合16とおシの標識を
作ることができる。
に)効 果
(1)識別素子がスクライプラインの上にあって、半導
体チップとなるべき部分の中にはない。スクライプライ
ンはスクライプによって失われる部分である。識別製子
分の面積が集積回路のために使用できるよりになる。ウ
エハの有効利用ができる。
体チップとなるべき部分の中にはない。スクライプライ
ンはスクライプによって失われる部分である。識別製子
分の面積が集積回路のために使用できるよりになる。ウ
エハの有効利用ができる。
(2)従来は、第3図に示すように、識別素子測定用バ
ッド24.25が2つ必要であった。これらのパッドは
、プローブ針で探針するために必要である。しかも集積
回路パッド部分と絶縁されていなければならない。
ッド24.25が2つ必要であった。これらのパッドは
、プローブ針で探針するために必要である。しかも集積
回路パッド部分と絶縁されていなければならない。
本発明では、非集積回路領域9にひとつの織別用特投バ
ッド5を必要とするだけである。もうひとつの測定用の
パッドとしては集積回路の中の適当なひとつのパッド6
を兼用している。
ッド5を必要とするだけである。もうひとつの測定用の
パッドとしては集積回路の中の適当なひとつのパッド6
を兼用している。
後にスクライプライン3に沿ってスクライブすると、こ
の測定用バッド6と識別素子4をつなぐ配線8が切れる
。従って、測定用バッド6は、識別用特設バッド5と絶
縁される。このだめに、集積回路中のパッドを識別素子
測定用バッドとして用いることができるのである。
の測定用バッド6と識別素子4をつなぐ配線8が切れる
。従って、測定用バッド6は、識別用特設バッド5と絶
縁される。このだめに、集積回路中のパッドを識別素子
測定用バッドとして用いることができるのである。
第3図と第1図とを比較して、結局、集積回路として使
える面積が、識別素子ひとつ分と、識別素子測定用バッ
ドひとつ分だけ増加する。ウエハの有効利用である。
える面積が、識別素子ひとつ分と、識別素子測定用バッ
ドひとつ分だけ増加する。ウエハの有効利用である。
第1図は本発明の半導体装置のひとつの半導体チップの
近傍のみの拡大平面図。 第2図は識別素子の一例を説明するための拡大平面図。 第3図は従来の半導体チップの概略平面図。 1・・・・・・・・・・・・半導体チップ2・・・・・
・・・・・・・集積回路 3・・・・・・・・・・・・スクライプライン4・・・
・・・・・・・識別素子 5・・・・・・・・・・・・識別用特設パッド6・・・
・・・・・・・・集積回路上の測定用バッド7.8・・
・・・・・・配 線 9・・・・・・・・・・非集積回路領域10・・・・・
・・・・・・単位抵抗 発 明 者 両名1) 修 飯山道朝
近傍のみの拡大平面図。 第2図は識別素子の一例を説明するための拡大平面図。 第3図は従来の半導体チップの概略平面図。 1・・・・・・・・・・・・半導体チップ2・・・・・
・・・・・・・集積回路 3・・・・・・・・・・・・スクライプライン4・・・
・・・・・・・識別素子 5・・・・・・・・・・・・識別用特設パッド6・・・
・・・・・・・・集積回路上の測定用バッド7.8・・
・・・・・・配 線 9・・・・・・・・・・非集積回路領域10・・・・・
・・・・・・単位抵抗 発 明 者 両名1) 修 飯山道朝
Claims (2)
- (1)半導体ウエハの上に設けられた多数の集積回路と
、ウエハがスクライブされた後半導体チップの中に残る
が集積回路とは絶縁されている識別用特設パッドと、ス
クライブラインの上に形成された集積回路の種類を識別
するための標識となる識別素子とよりなり、識別素子の
一端は集積回路中の測定用パッドに、他端は集積回路外
の識別用特設パッドに、配線によつて接続されている事
を特徴とする半導体装置。 - (2)識別素子が、拡散によつて形成したn個の同一の
単位抵抗と、これらを結ぶ配線と、これらの抵抗を短絡
する配線とよりなつており、全抵抗Rが単位抵抗rのi
倍である事を検出して集積回路の種類を識別する事とし
た特許請求の範囲第(1)項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60104644A JPS61263116A (ja) | 1985-05-16 | 1985-05-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60104644A JPS61263116A (ja) | 1985-05-16 | 1985-05-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61263116A true JPS61263116A (ja) | 1986-11-21 |
Family
ID=14386159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60104644A Pending JPS61263116A (ja) | 1985-05-16 | 1985-05-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61263116A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5051807A (en) * | 1987-04-07 | 1991-09-24 | Seiko Epson Corporation | Integrated semiconductor structure with incorporated alignment markings |
US5214657A (en) * | 1990-09-21 | 1993-05-25 | Micron Technology, Inc. | Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers |
JPH0888203A (ja) * | 1995-08-21 | 1996-04-02 | Seiko Epson Corp | 半導体装置 |
-
1985
- 1985-05-16 JP JP60104644A patent/JPS61263116A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5051807A (en) * | 1987-04-07 | 1991-09-24 | Seiko Epson Corporation | Integrated semiconductor structure with incorporated alignment markings |
US5214657A (en) * | 1990-09-21 | 1993-05-25 | Micron Technology, Inc. | Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers |
JPH0888203A (ja) * | 1995-08-21 | 1996-04-02 | Seiko Epson Corp | 半導体装置 |
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