JPH06252234A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06252234A JPH06252234A JP4097793A JP4097793A JPH06252234A JP H06252234 A JPH06252234 A JP H06252234A JP 4097793 A JP4097793 A JP 4097793A JP 4097793 A JP4097793 A JP 4097793A JP H06252234 A JPH06252234 A JP H06252234A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor
- chips
- teg
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dicing (AREA)
Abstract
(57)【要約】
【目的】 試験用チップに形成された試験用素子がダイ
シング後も利用可能で、試験用素子の評価用装置のコス
トを抑えた半導体装置を得る。 【構成】 トランジスタチップ２とＴＥＧチップ６と
は、互いに同一サイズかつ同一形状で形成され、規則正
しいマトリクス状に配置されて、ＴＥＧチップ３上を通
過することなく、ダイシングライン１を設けることがで
きる。また、ＴＥＧチップ６それぞれにおいて、ＴＥＧ
チップ６におけるＴＥＧ電極７の配置の相対的位置関係
が、トランジスタチップ２におけるトランジスタ電極４
の相対的位置関係と一致するように形成される。 【効果】 半導体ウェハの切断後も試験用素子が破壊さ
れることがないため、ダイシング後の試験用素子の利用
が可能となり、試験用素子の専用のプローバを必要とし
ない分、試験用素子の評価用装置を安価に得ることがで
きる。
シング後も利用可能で、試験用素子の評価用装置のコス
トを抑えた半導体装置を得る。 【構成】 トランジスタチップ２とＴＥＧチップ６と
は、互いに同一サイズかつ同一形状で形成され、規則正
しいマトリクス状に配置されて、ＴＥＧチップ３上を通
過することなく、ダイシングライン１を設けることがで
きる。また、ＴＥＧチップ６それぞれにおいて、ＴＥＧ
チップ６におけるＴＥＧ電極７の配置の相対的位置関係
が、トランジスタチップ２におけるトランジスタ電極４
の相対的位置関係と一致するように形成される。 【効果】 半導体ウェハの切断後も試験用素子が破壊さ
れることがないため、ダイシング後の試験用素子の利用
が可能となり、試験用素子の専用のプローバを必要とし
ない分、試験用素子の評価用装置を安価に得ることがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路をそ
れぞれ形成した複数個の半導体チップと試験用素子を形
成した試験用チップとが半導体ウェハに設けられた半導
体装置に関する。
れぞれ形成した複数個の半導体チップと試験用素子を形
成した試験用チップとが半導体ウェハに設けられた半導
体装置に関する。
【０００２】
【従来の技術】図２は、半導体集積回路が形成されたト
ランジスタチップが、半導体ウェハ（図示せず）上に複
数個配置形成された半導体装置の一部を示す平面図であ
る。同図に示すように、トランジスタチップ２が複数個
配置される。各トランジスタチップ２には、実際に使用
する半導体集積回路が形成されており、実動作用のトラ
ンジスタ電極４を介して外部信号との入出力が可能であ
る。これらのトランジスタチップ２，２間にはダイシン
グライン１が設けられる。
ランジスタチップが、半導体ウェハ（図示せず）上に複
数個配置形成された半導体装置の一部を示す平面図であ
る。同図に示すように、トランジスタチップ２が複数個
配置される。各トランジスタチップ２には、実際に使用
する半導体集積回路が形成されており、実動作用のトラ
ンジスタ電極４を介して外部信号との入出力が可能であ
る。これらのトランジスタチップ２，２間にはダイシン
グライン１が設けられる。
【０００３】また、半導体ウェハの一部には、１つのＴ
ＥＧ（Test Element Group，試験用素子群）チップ３が
設けられ、このＴＥＧチップ３に半導体ウェハのできば
えを検証するための試験用素子群が形成されている。そ
して、ＴＥＧ電極５を介して外部の測定器と電気的に接
続し、試験用素子群の抵抗値、電圧−電流特性等の電気
的特性を測定することができる。ＴＥＧチップ３とトラ
ンジスタチップ２との間にもダイシングライン１が設け
られる。
ＥＧ（Test Element Group，試験用素子群）チップ３が
設けられ、このＴＥＧチップ３に半導体ウェハのできば
えを検証するための試験用素子群が形成されている。そ
して、ＴＥＧ電極５を介して外部の測定器と電気的に接
続し、試験用素子群の抵抗値、電圧−電流特性等の電気
的特性を測定することができる。ＴＥＧチップ３とトラ
ンジスタチップ２との間にもダイシングライン１が設け
られる。
【０００４】このように複数のトランジスタチップ２と
１つのＴＥＧチップ３とが半導体ウェハ上に形成された
半導体装置を、ダイシングライン１に沿ってダイシング
（切断）することにより、個々に分割された複数のトラ
ンジスタチップ２を得ることができる。
１つのＴＥＧチップ３とが半導体ウェハ上に形成された
半導体装置を、ダイシングライン１に沿ってダイシング
（切断）することにより、個々に分割された複数のトラ
ンジスタチップ２を得ることができる。
【０００５】
【発明が解決しようとする課題】試験用素子群は様々な
電気的特性の試験を行える目的で形成されるため、ＴＥ
Ｇチップ３のチップサイズはトランジスタチップ２のチ
ップサイズより大きくなる。
電気的特性の試験を行える目的で形成されるため、ＴＥ
Ｇチップ３のチップサイズはトランジスタチップ２のチ
ップサイズより大きくなる。
【０００６】したがって、トランジスタチップ２とＴＥ
Ｇチップ３とはチップサイズが異なり、実際の製品とな
る半導体集積回路が形成されるトランジスタチップ２を
優先してダイシングライン１が設けられるため、図２の
１Ａに示すように、ＴＥＧチップ３上にダイシングライ
ンが設けられることになる。
Ｇチップ３とはチップサイズが異なり、実際の製品とな
る半導体集積回路が形成されるトランジスタチップ２を
優先してダイシングライン１が設けられるため、図２の
１Ａに示すように、ＴＥＧチップ３上にダイシングライ
ンが設けられることになる。
【０００７】したがって、半導体ウェハのダイシング
（切断）後には、ＴＥＧチップ３に形成された試験用素
子群は破壊されるため、ダイシング後にＴＥＧチップ３
を利用することはできないという問題点があった。
（切断）後には、ＴＥＧチップ３に形成された試験用素
子群は破壊されるため、ダイシング後にＴＥＧチップ３
を利用することはできないという問題点があった。
【０００８】また、通常、トランジスタチップ２のトラ
ンジスタ電極４とＴＥＧチップ３のＴＥＧ電極５との配
置の位置関係は異なり、ＴＥＧ電極５と外部測定器との
電気的接続に、トランジスタチップ２用のプローバを転
用することができず、ＴＥＧチップ３専用のプローバを
別途必要とするため、ＴＥＧチップ３に形成された試験
用素子群の試験用装置に余分なコストがかかるという問
題点があった。
ンジスタ電極４とＴＥＧチップ３のＴＥＧ電極５との配
置の位置関係は異なり、ＴＥＧ電極５と外部測定器との
電気的接続に、トランジスタチップ２用のプローバを転
用することができず、ＴＥＧチップ３専用のプローバを
別途必要とするため、ＴＥＧチップ３に形成された試験
用素子群の試験用装置に余分なコストがかかるという問
題点があった。
【０００９】この発明は上記問題点を解決するためにな
されたもので、試験用チップに形成された試験用素子が
ダイシング後も利用可能で、ダイシング前の試験用素子
の評価用装置のコストを抑えることのできる半導体装置
を得ることを目的とする。
されたもので、試験用チップに形成された試験用素子が
ダイシング後も利用可能で、ダイシング前の試験用素子
の評価用装置のコストを抑えることのできる半導体装置
を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置は、半導体ウェハと、前記半導体ウ
ェハに設けられ、所定の動作を行う半導体集積回路がそ
れぞれ形成された複数の半導体チップと、前記半導体ウ
ェハに設けられ、電気的特性の評価用の試験用素子がそ
れぞれ形成された複数の試験用チップとを備え、前記複
数の半導体チップ及び前記複数の試験用チップはそれぞ
れ、同一の大きさ及び形状で形成されるとともに、前記
半導体ウェハ上にダイシングラインを介して規則性をも
って配置される。
１記載の半導体装置は、半導体ウェハと、前記半導体ウ
ェハに設けられ、所定の動作を行う半導体集積回路がそ
れぞれ形成された複数の半導体チップと、前記半導体ウ
ェハに設けられ、電気的特性の評価用の試験用素子がそ
れぞれ形成された複数の試験用チップとを備え、前記複
数の半導体チップ及び前記複数の試験用チップはそれぞ
れ、同一の大きさ及び形状で形成されるとともに、前記
半導体ウェハ上にダイシングラインを介して規則性をも
って配置される。
【００１１】この発明にかかる請求項２記載の半導体装
置は、半導体ウェハと、前記半導体ウェハに設けられ、
所定の動作を行い、外部信号接続用の複数の実動作用電
極を有する半導体集積回路がそれぞれ形成された複数の
半導体チップと、前記半導体ウェハに設けられ、外部信
号接続用の複数の試験用電極を有し、電気的特性の評価
用の試験用素子がそれぞれ形成された複数の試験用チッ
プとを備え、前記複数の試験用チップそれぞれにおい
て、前記複数の試験用電極すべての配置の相対的位置関
係は、前記複数の半導体チップのいずれかにおける前記
複数の実動作用電極の配置の少なくとも一部の相対的位
置関係に一致する。
置は、半導体ウェハと、前記半導体ウェハに設けられ、
所定の動作を行い、外部信号接続用の複数の実動作用電
極を有する半導体集積回路がそれぞれ形成された複数の
半導体チップと、前記半導体ウェハに設けられ、外部信
号接続用の複数の試験用電極を有し、電気的特性の評価
用の試験用素子がそれぞれ形成された複数の試験用チッ
プとを備え、前記複数の試験用チップそれぞれにおい
て、前記複数の試験用電極すべての配置の相対的位置関
係は、前記複数の半導体チップのいずれかにおける前記
複数の実動作用電極の配置の少なくとも一部の相対的位
置関係に一致する。
【００１２】
【作用】この発明における請求項１記載の半導体装置の
複数の半導体チップ及び複数の試験用チップはそれぞ
れ、同一の大きさ及び形状で形成されるとともに、半導
体ウェハ上にダイシングラインを介して規則性をもって
配置されるため、半導体ウェハをダイシングラインに沿
って切断しても、複数の半導体チップそれぞれに形成さ
れた半導体集積回路はもちろん、複数の試験用チップそ
れぞれに形成された試験用素子が破壊されることはな
い。
複数の半導体チップ及び複数の試験用チップはそれぞ
れ、同一の大きさ及び形状で形成されるとともに、半導
体ウェハ上にダイシングラインを介して規則性をもって
配置されるため、半導体ウェハをダイシングラインに沿
って切断しても、複数の半導体チップそれぞれに形成さ
れた半導体集積回路はもちろん、複数の試験用チップそ
れぞれに形成された試験用素子が破壊されることはな
い。
【００１３】また、この発明における請求項２記載の半
導体装置は、複数の試験用チップそれぞれにおいて、複
数の試験用電極すべての配置の相対的位置関係は、複数
の半導体チップの少なくともいずれかにおける複数の実
動作用電極の配置の少なくとも一部の相対的位置関係に
一致するため、半導体チップの半導体集積回路の試験用
のプローバを、各試験用チップに形成された試験用素子
の試験用に転用することができる。
導体装置は、複数の試験用チップそれぞれにおいて、複
数の試験用電極すべての配置の相対的位置関係は、複数
の半導体チップの少なくともいずれかにおける複数の実
動作用電極の配置の少なくとも一部の相対的位置関係に
一致するため、半導体チップの半導体集積回路の試験用
のプローバを、各試験用チップに形成された試験用素子
の試験用に転用することができる。
【００１４】
【実施例】図１は、半導体集積回路が形成されたトラン
ジスタチップが半導体ウェハ（図示せず）上に複数個配
置形成された、この発明の一実施例である半導体装置の
一部を示す平面図である。同図に示すように、内部構成
が全く同一のトランジスタチップ２が複数個配置され
る。各トランジスタチップ２には、実際に使用する半導
体集積回路が形成されており、実動作用の複数のトラン
ジスタ電極４を介して外部入出力信号との授受が可能で
ある。これらのトランジスタチップ２，２間にはダイシ
ングライン１が設けられる。
ジスタチップが半導体ウェハ（図示せず）上に複数個配
置形成された、この発明の一実施例である半導体装置の
一部を示す平面図である。同図に示すように、内部構成
が全く同一のトランジスタチップ２が複数個配置され
る。各トランジスタチップ２には、実際に使用する半導
体集積回路が形成されており、実動作用の複数のトラン
ジスタ電極４を介して外部入出力信号との授受が可能で
ある。これらのトランジスタチップ２，２間にはダイシ
ングライン１が設けられる。
【００１５】また、半導体ウェハの一部には、トランジ
スタチップ２と同一サイズかつ同一形状のＴＥＧ（Test
Element Group）チップ３が４個設けられ、これらのＴ
ＥＧチップ６それぞれに半導体ウェハのできばえを検証
するための試験用素子が形成される。通常、１つのチッ
プにまとめられるＴＥＧチップ６が、４個に分離される
ことにより、個々のＴＥＧチップ６のチップサイズを縮
小することができるため、各ＴＥＧチップ６を各トラン
ジスタチップ２それぞれと同一サイズ、同一形状で形成
することができる。また、ＴＥＧチップ６を分割形成す
ることにより、各ＴＥＧチップ６に必要なＴＥＧ電極７
の数も減少させることができる。
スタチップ２と同一サイズかつ同一形状のＴＥＧ（Test
Element Group）チップ３が４個設けられ、これらのＴ
ＥＧチップ６それぞれに半導体ウェハのできばえを検証
するための試験用素子が形成される。通常、１つのチッ
プにまとめられるＴＥＧチップ６が、４個に分離される
ことにより、個々のＴＥＧチップ６のチップサイズを縮
小することができるため、各ＴＥＧチップ６を各トラン
ジスタチップ２それぞれと同一サイズ、同一形状で形成
することができる。また、ＴＥＧチップ６を分割形成す
ることにより、各ＴＥＧチップ６に必要なＴＥＧ電極７
の数も減少させることができる。
【００１６】そして、ＴＥＧチップ６とトランジスタチ
ップ２との間にもダイシングライン１が設けられる。ト
ランジスタチップ２とＴＥＧチップ６とは、互いに同一
サイズで同一形状であるため、図１に示すように、トラ
ンジスタチップ２及びＴＥＧチップ６は規則正しいマト
リクス状に配置することができる。したがって、トラン
ジスタチップ２及びＴＥＧチップ６の行方向及び列方向
に沿って、図１に示すように、ＴＥＧチップ３上を通過
することなく、ダイシングライン１を設けることができ
る。
ップ２との間にもダイシングライン１が設けられる。ト
ランジスタチップ２とＴＥＧチップ６とは、互いに同一
サイズで同一形状であるため、図１に示すように、トラ
ンジスタチップ２及びＴＥＧチップ６は規則正しいマト
リクス状に配置することができる。したがって、トラン
ジスタチップ２及びＴＥＧチップ６の行方向及び列方向
に沿って、図１に示すように、ＴＥＧチップ３上を通過
することなく、ダイシングライン１を設けることができ
る。
【００１７】また、ＴＥＧチップ６それぞれにおいて、
ＴＥＧチップ６におけるＴＥＧ電極７の配置の相対的位
置関係が、トランジスタチップ２におけるトランジスタ
電極４の相対的位置関係と一致するように形成される。
ＴＥＧチップ６におけるＴＥＧ電極７の配置の相対的位
置関係が、トランジスタチップ２におけるトランジスタ
電極４の相対的位置関係と一致するように形成される。
【００１８】図１を例に挙げれば、トランジスタチップ
２のトランジスタ電極４ａとＴＥＧチップ６のＴＥＧ電
極７ａとをそれぞれ基準の電極（原点）とすると、トラ
ンジスタ電極４ｂとＴＥＧ電極７ｂとの原点に対する座
標位置が一致するということである。各ＴＥＧチップ６
それぞれにおいて、これらのＴＥＧ電極７を介して外部
の測定器と電気的に接続し、試験用素子の抵抗値、電圧
−電流特性等の電気的特性を測定することができる。
２のトランジスタ電極４ａとＴＥＧチップ６のＴＥＧ電
極７ａとをそれぞれ基準の電極（原点）とすると、トラ
ンジスタ電極４ｂとＴＥＧ電極７ｂとの原点に対する座
標位置が一致するということである。各ＴＥＧチップ６
それぞれにおいて、これらのＴＥＧ電極７を介して外部
の測定器と電気的に接続し、試験用素子の抵抗値、電圧
−電流特性等の電気的特性を測定することができる。
【００１９】この実施例の半導体装置は、トランジスタ
チップ２とＴＥＧチップ６とを同一サイズ、同一形状で
形成したため、ＴＥＧチップ３上を通過することなく、
ダイシングライン１を設けることができ、ダイシング後
は、個々に分割されたトランジスタチップ２に形成され
た半導体集積回路はもちろん、個々に分割されたＴＥＧ
チップ６の試験用素子群も破壊されることなく得ること
ができる。その結果、ダイシング後においても、ＴＥＧ
チップ６の試験用素子群を用いて、電気的特性の評価を
行うことができる（第１の効果）。
チップ２とＴＥＧチップ６とを同一サイズ、同一形状で
形成したため、ＴＥＧチップ３上を通過することなく、
ダイシングライン１を設けることができ、ダイシング後
は、個々に分割されたトランジスタチップ２に形成され
た半導体集積回路はもちろん、個々に分割されたＴＥＧ
チップ６の試験用素子群も破壊されることなく得ること
ができる。その結果、ダイシング後においても、ＴＥＧ
チップ６の試験用素子群を用いて、電気的特性の評価を
行うことができる（第１の効果）。
【００２０】また、この実施例の半導体装置は、ＴＥＧ
チップ６におけるすべてのＴＥＧ電極７の配置の相対的
位置関係が、トランジスタチップ２におけるトランジス
タ電極４の配置の相対的位置関係と一致して形成されて
いるため、トランジスタチップ２の半導体集積回路の動
作測定用のプローバを、ダイシング前に行うＴＥＧチッ
プ６の試験用素子の測定用に転用することができ、ＴＥ
Ｇ専用のプローバを用いないでＴＥＧチップ６の試験用
素子が測定できるため、ＴＥＧ評価装置を安価に構成す
ることができる（第２の効果）。
チップ６におけるすべてのＴＥＧ電極７の配置の相対的
位置関係が、トランジスタチップ２におけるトランジス
タ電極４の配置の相対的位置関係と一致して形成されて
いるため、トランジスタチップ２の半導体集積回路の動
作測定用のプローバを、ダイシング前に行うＴＥＧチッ
プ６の試験用素子の測定用に転用することができ、ＴＥ
Ｇ専用のプローバを用いないでＴＥＧチップ６の試験用
素子が測定できるため、ＴＥＧ評価装置を安価に構成す
ることができる（第２の効果）。
【００２１】なお、ＴＥＧチップ６のチップサイズ及び
形状をトランジスタチップ２のチップサイズ及び形状と
同一に形成できれば、ＴＥＧチップ６のＴＥＧ電極７の
配置に関係なく第１の効果を得ることができる。
形状をトランジスタチップ２のチップサイズ及び形状と
同一に形成できれば、ＴＥＧチップ６のＴＥＧ電極７の
配置に関係なく第１の効果を得ることができる。
【００２２】また、ＴＥＧチップ６のチップサイズある
いは形状が、トランジスタチップ２のチップサイズある
いは形状と異なっていても、各ＴＥＧチップ６のすべて
のＴＥＧ電極７の相対的位置関係を、トランジスタチッ
プ２のトランジスタ電極４の少なくとも一部の相対的位
置関係に一致させることができれば、第２の効果を得る
ことができる。
いは形状が、トランジスタチップ２のチップサイズある
いは形状と異なっていても、各ＴＥＧチップ６のすべて
のＴＥＧ電極７の相対的位置関係を、トランジスタチッ
プ２のトランジスタ電極４の少なくとも一部の相対的位
置関係に一致させることができれば、第２の効果を得る
ことができる。
【００２３】また、この実施例では、内部構成（電極配
置）が同一の半導体チップを半導体ウェハ上に複数個配
置したが、内部構成（電極配置）が異なる複数種の半導
体チップを半導体ウェハ上に複数個配置する場合も考え
られる。この場合、各ＴＥＧチップのすべてのＴＥＧ電
極の相対的位置関係を、複数種の半導体チップのうち、
少なくともいずれかの半導体チップの少なくとも一部の
相対的位置関係に一致させることにより、第２の効果を
得ることができる。
置）が同一の半導体チップを半導体ウェハ上に複数個配
置したが、内部構成（電極配置）が異なる複数種の半導
体チップを半導体ウェハ上に複数個配置する場合も考え
られる。この場合、各ＴＥＧチップのすべてのＴＥＧ電
極の相対的位置関係を、複数種の半導体チップのうち、
少なくともいずれかの半導体チップの少なくとも一部の
相対的位置関係に一致させることにより、第２の効果を
得ることができる。
【００２４】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置の複数の半導体チップ及び複
数の試験用チップはそれぞれ、同一の大きさ及び形状で
形成されるとともに、半導体ウェハ上にダイシングライ
ンを介して規則性をもって配置されるため、半導体ウェ
ハをダイシングラインに沿って切断しても、複数の半導
体チップそれぞれに形成された半導体集積回路はもちろ
ん、複数の試験用チップそれぞれに形成された試験用素
子が破壊されることはない。
請求項１記載の半導体装置の複数の半導体チップ及び複
数の試験用チップはそれぞれ、同一の大きさ及び形状で
形成されるとともに、半導体ウェハ上にダイシングライ
ンを介して規則性をもって配置されるため、半導体ウェ
ハをダイシングラインに沿って切断しても、複数の半導
体チップそれぞれに形成された半導体集積回路はもちろ
ん、複数の試験用チップそれぞれに形成された試験用素
子が破壊されることはない。
【００２５】その結果、ダイシングラインに沿った切断
後も、各試験用チップに形成された試験用素子を利用す
ることができる。
後も、各試験用チップに形成された試験用素子を利用す
ることができる。
【００２６】また、この発明における請求項２記載の半
導体装置は、複数の試験用チップそれぞれにおいて、複
数の試験用電極すべての配置の相対的位置関係は、複数
の半導体チップの少なくともいずれかにおける複数の実
動作用電極の配置の少なくとも一部の相対的位置関係に
一致するため、半導体チップの半導体集積回路の試験用
のプローバを、各試験用チップに形成された試験用素子
の試験用に転用することができる。
導体装置は、複数の試験用チップそれぞれにおいて、複
数の試験用電極すべての配置の相対的位置関係は、複数
の半導体チップの少なくともいずれかにおける複数の実
動作用電極の配置の少なくとも一部の相対的位置関係に
一致するため、半導体チップの半導体集積回路の試験用
のプローバを、各試験用チップに形成された試験用素子
の試験用に転用することができる。
【００２７】その結果、試験用素子の専用のプローバを
必要としない分、試験用素子の評価用装置を安価に構成
することができる。
必要としない分、試験用素子の評価用装置を安価に構成
することができる。
【図１】この発明の一実施例である半導体装置を示す平
面図である。
面図である。
【図２】従来の半導体装置を示す平面図である。
１ ダイシングライン ２ トランジスタチップ ４ トランジスタ電極 ６ ＴＥＧチップ ７ ＴＥＧ電極
Claims (2)
- 【請求項１】 半導体ウェハと、 前記半導体ウェハに設けられ、所定の動作を行う半導体
集積回路がそれぞれ形成された複数の半導体チップと、 前記半導体ウェハに設けられ、電気的特性の評価用の試
験用素子がそれぞれ形成された複数の試験用チップとを
備え、 前記複数の半導体チップ及び前記複数の試験用チップは
それぞれ、同一の大きさ及び形状で形成されるととも
に、前記半導体ウェハ上にダイシングラインを介して規
則性をもって配置されることを特徴とする半導体装置。 - 【請求項２】 半導体ウェハと、 前記半導体ウェハに設けられ、所定の動作を行い、外部
信号接続用の複数の実動作用電極を有する半導体集積回
路がそれぞれ形成された複数の半導体チップと、 前記半導体ウェハに設けられ、外部信号接続用の複数の
試験用電極を有し、電気的特性の評価用の試験用素子が
それぞれ形成された複数の試験用チップとを備え、 前記複数の試験用チップそれぞれにおいて、前記複数の
試験用電極すべての配置の相対的位置関係は、前記複数
の半導体チップの少なくともいずれかにおける前記複数
の実動作用電極の配置の少なくとも一部の相対的位置関
係に一致することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097793A JPH06252234A (ja) | 1993-03-02 | 1993-03-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097793A JPH06252234A (ja) | 1993-03-02 | 1993-03-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252234A true JPH06252234A (ja) | 1994-09-09 |
Family
ID=12595507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097793A Pending JPH06252234A (ja) | 1993-03-02 | 1993-03-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252234A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372072B2 (en) * | 2004-12-15 | 2008-05-13 | Infineon Technologies Ag | Semiconductor wafer with test structure |
| JP2010118573A (ja) * | 2008-11-14 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1993
- 1993-03-02 JP JP4097793A patent/JPH06252234A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372072B2 (en) * | 2004-12-15 | 2008-05-13 | Infineon Technologies Ag | Semiconductor wafer with test structure |
| JP2010118573A (ja) * | 2008-11-14 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6724181B2 (en) | Method of calibrating a test system for semiconductor components, and test substrate | |
| US10247774B2 (en) | Test key structure and method of measuring resistance of vias | |
| JPH09115972A (ja) | 半導体素子の試験用アレー及び試験方法 | |
| US10161997B2 (en) | Arrangement for testing integrated circuits | |
| JPH06252234A (ja) | 半導体装置 | |
| KR100396344B1 (ko) | 모니터용 저항 소자 및 저항 소자의 상대적 정밀도의 측정방법 | |
| JP3093216B2 (ja) | 半導体装置及びその検査方法 | |
| WO2022134522A1 (zh) | 测试机台及测试方法 | |
| JP3763258B2 (ja) | プローブカード及びそれを用いたチップ領域ソート方法 | |
| KR100641471B1 (ko) | 반도체 소자의 입력 ｉｃ 구조 | |
| JPH05136243A (ja) | エージング等テスト用パターンを付加した半導体ウエハー | |
| JPH113940A (ja) | 半導体装置、デバイス評価方法、特性評価用基本素子回路構成方法 | |
| JPH03284861A (ja) | プローブカード | |
| JPS6231148A (ja) | 半導体装置 | |
| JP2710357B2 (ja) | 集積回路装置 | |
| JP2002093868A (ja) | 半導体装置 | |
| JPS6342140A (ja) | 半導体集積回路装置の製造方法 | |
| JP2002353321A (ja) | 評価素子群及びこれを用いた評価方法 | |
| JPH10223711A (ja) | 半導体集積回路装置とその試験方法 | |
| JPH0262947B2 (ja) | ||
| JPH06310577A (ja) | 半導体集積回路 | |
| JPH027449A (ja) | 半導体装置 | |
| JPH0750326A (ja) | 半導体集積回路装置 | |
| JPH06140485A (ja) | 半導体装置 | |
| JPH0680708B2 (ja) | 半導体チツプの検査方法 |