JPH01231144A

JPH01231144A - メモリ回路

Info

Publication number: JPH01231144A
Application number: JP5625488A
Authority: JP
Inventors: Masanori Fujimura; 藤村　正典
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-03-11
Filing date: 1988-03-11
Publication date: 1989-09-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリ回路に係わり、特にメモリ故障時のア
クセス不可を回避できるメモリ回路に関する。

〔従来の技術〕

ＬＳＩ技術の進歩に伴い、メモリも、例えばその容量は
２５６ビツトからＩＭ（メガ）ビット、更にその上へと
飛躍的に増大し、その応用も様々な分野へと多様化して
来ている。このような状況において、メモリ回路に対す
る、故障などの対策も、信頼性の点から種々な工夫がな
されている。

第２図はこのような従来例を示したものである。

この従来のメモリ回路は、複数の読出・書込メモリブロ
ック（以下、ＲＡＭブロックと呼ぶ。）、ここでは、第
１〜第４のＲＡＭブロック１１．〜１１、に対し、メモ
リアドレス線１２〜１４のアドレス信号１６〜１８の一
部をデコードして読出・書込イネーブル信号１９１〜１
９４を作成するものである。第１〜第４ＲＡＭブロック
１１．〜１１４　には第１〜第４ＮＡＮＤゲート２０１
〜２０、が対応して設けられる。メモリアドレス線１２
のアドレス信号１６は、一方ではインバータ２１を介し
てＮＡＮＤゲー）２０＋　、２０２　の一方の入力端子
２２．２３に入力され、他方では、ＮＡＮＤゲート２０
３．”２０４　の一方の入力端子２４．２５に直接入力
される。更に、メモリアドレス線１３のアドレス信号１
７は、一方ではインバータ２６を介して、ＮＡＮＤゲー
）２０＋、２０、の他方の入力端子２８．２９に入力さ
れ、他方ではＮＡＮＤゲート２０．．２０．の他方の入
力端子３０．３１に入力される。これらの入力端子２２
，２８；２３．３０；２４，２９；２５゜３１にアドレ
ス信号１６．１７を受けたＮＡＮＤゲート２０．〜２０
４は、それぞれ、第１〜第５ＲＡＭブロック１１．〜１
１４のアドレス端子３３〜３６に読出・書込イネーブル
信号１９１〜１９４　を送出する。第１〜第４ＲＡＭブ
ロック１１１〜１１４は、これらの読出・書込イネーブ
ル信号１９．〜１９４がアクティブのときは、第１〜第
４ＲＡＭ書込クロック３９〜４２と、メモリアドレス線
１４からのアドレス信号１８を受けて、信号線４３のデ
ータ４４を書き込み、また読み出し時には信号線４５に
データ４６１〜４６４を出力する。

〔発明が解決しようとする課題〕

ところで、このような従来のメモリ回路は、アドレス信
号１６〜１８を単にデコードしてＲＡＭブロックの読出
・書込イネーブル論理を作成しているに過ぎない。そこ
で、あるＲＡＭブロックが故障するとこれに対応するア
ドレス信号が使用できなくなる。従って、メモリ回路全
体が使用不能になるか、またはプログラムなどでそのア
ドレスを使用しないようにするため複雑な制御を行わな
ければならないという欠点がある。

そこで本発明の目的は、アドレスを外部からの制御信号
によりアドレス信号とは別に設定し、これをアドレス信
号と比較してメモリに対する読み出し・書き込みを実施
することにより、メモリ故障時にメモリ回路に対するア
クセス不可を回避し、予備のＲＡＭブロックを割り当て
ることができるメモリ回路を提供することにある。

〔課題を解決するための手段〕

本発明によるメモリ回路は、複数のメモリブロックと、
これらのメモリブロックに対応し、かつ外部制御信号に
より設定されて上記メモリブロックに対するアドレスを
設定するアドレス設定信号を出力する複数のアドレス設
定レジスタと、同様に、上記複数のメモリブロックに対
応し、アドレス信号の一部と上記アドレス設定信号とを
比較し、両者が一致したときに上記メモリブロックに対
する読出・書込イネーブル信号をそれらのメモリブロッ
クに送出してそれらのメモリブロックに対するデータの
読み出し・書き込みを可能にする複数の比較回路とを具
備している。

従って、本発明によるメモリ回路を用いると、複数のア
ドレス設定レジスタが外部信号により設定されてアドレ
ス設定信号を複数の比較回路に送出する。複数の比較回
路は、上記アドレス設定信号とメモリブロックに対する
アドレス設定信号とを比較し、両者が一致したときに、
これに対応するメモリブロックに対して読出・書込イネ
ーブル信号を活性化して当該メモリブロックに送出する
。

これによりメモリブロックは、データの読み出し・書き
込みを実施する。その場合、読み出し・書き込みが実施
できないときは、このメモリブロックは故障と判断し、
当該アドレス設定レジスタを再設定してこのメモリブロ
ックに対するアクセスを禁止し、次のメモリブロックを
使用する。このようにして、ＲＡＭブロックが故障した
場合に予備のＲＡＭブロックを割り当てることができ、
また、故障に起因するＲＡＭブロックへのアクセス不可
を回避し、故障ＲＡＭブロックを容易に抽出できる。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は本実施例のメモリ回路を表わしたものである。

第２図の従来例と同一部分には同一の符号を付しており
、これらの説明は適宜省略する。

図示のように、本実施例においては、複数のＲＡＭブロ
ック、ここでは、第１〜第５のＲＡＭブロック１１．〜
１１．に対し、メモリアドレス線１２〜１４のアドレス
信号１６〜１８と、複数の第１〜第５アドレス設定レジ
スタ５１〜５５からのメモリアドレス設定信号５６〜６
０とを、それぞれ、複数の第１〜第５比較回路６２〜６
６で比較する。そして、両者が一致したとき、その一致
したものに対応して第１〜第５読出・書込イネーブル信
号６８〜７２を第１〜第５　ＲＡＭブロック１１、〜Ｉ
Ｉｓ　に送出する。第１〜第５ＲＡＭブロック１１１〜
ｌｌｓ　は、この第１〜第５読出・書込イネーブル信号
６８〜７２のアクティブ（ローレベル）時に、メモリア
ドレス線１４のアドレス信号１５、データ信号線４５の
データ４４、および第１〜第５ＲＡＭ書込クロック信号
３９゜〜３９．および論理“１“クランプ信号４０を人
力して、読み出し・書き込みを行い、読み出し時には、
出力信号線４５に読出信号４６．〜４６゜を出力するよ
うにしている。

以下順を追って詳しく説明する。

本実施例においては、アドレス信号１６．１７．１８は
それぞれ１ビツトで構成され、アドレス信号１６を最上
位ビットとしている。第１〜第５ＲＡＭブロック１１１
〜ｌｌｓ　は、それぞれ、１ビツト×２のメモリで、第
１〜第５アドレス設定レジスタ５６〜６０は、それぞれ
、３ビツト構成になっている。第１〜第５アドレス設定
レジスタ５１〜５５は、その入力として第１〜第５レジ
スタ制御信号群７５〜７９を受けて、上記の第１〜第５
メモリアドレズ設定信号５６〜６０を第１〜第５比較回
路６２〜６６に送出する。ここで、第１〜第５レジスタ
制御信号群７５〜７９の各々は、例えばマイクロプログ
ラムなどの既知の手段で設定され、入力データ３ビツト
と、書込クロック、およびマスクリセット信号などから
構成されている。また、第１〜第５メモリアドレス設定
信号５６〜６０は、更に、５６１〜５６．から６０．〜
６０、のそれぞれ３ピツトで構成され、それぞれ５６、
〜６０．を最上位ビットとしている。更に、データ信号
線４５は、第１〜第５ＲＡＭブロック１１１〜Ｉｔｓ　
の出力データ４６．〜４６．がワイアードオアされた状
態になっており、第１〜第５読出・書込イネーブル信号
６８〜７２がインアクティブのときは、ハイインピーダ
ンスにより、逆にアクティブの時は、上記のように、第
１〜第５　ＲＡＭブロック１１＋−１１ｓ　がデータ４
６゜〜４６．を信号線４５に出力する。

次に、動作について説明する。

通常電源投入時には、第１〜第５ＲＡＭブロック１１．
〜ｌｌｓが故障していないか否かの診断を行う。その場
合は、第１〜第５アドレス設定レジスタ５１〜５５は、
電源投入時のリセットでリセットされ、全て論理“０″
の状態になっている。

従って、メモリアドレス線１２〜１４をいかなる値に設
定しても第１〜第５ＲＡＭブロック１１１〜１１．に対
する読み出し・書き込みは実施できない。

そこで、先づ、第１アドレス設定レジスタ５１に第ルジ
スタ制御信号群７５により、例えばマイクロプログラム
から第１アドレス設定レジスタ５１に、その出力である
第１メモリアドレス信号５６の５６．〜５６．がそれぞ
れ論理“１”、“０”、０”になるようにセットする。

すると、アドレス信号１６〜１８が論理“０００”また
は“００１′の場合は、第１比較回路６２が第１読出・
書込イネーブル信号６８をアクティブにするので、第１
　ＲＡＭブロック１１１　に対する読み出し・書き込み
が可能になる。そこで、データ信号線４３のデータ４４
に論理“１”および“０”のパターンを与えることによ
り、第ｌＲＡＭブロック１１１　に論理“１”および“
０”の読み出し・書き込みが行われ、これにより第ｌＲ
ＡＭブロック１１．　に故障がないか否かが診断される
。

この第ｌＲＡＭブロック１１１　に故障がなかったとき
は、同様にして、第２アドレス設定レジスタ５２が第２
レジスタ制御信号群７６により、例えばマイクロプログ
ラムから第２メモリアドレス設定信号５７の構成ビット
５７．〜５７３　として論理“１０１”を出力するよう
にセットする。すると、アドレス信号１６〜１８が論理
“０１０”または０１１′″の場合は、第２比較回路６
３が第２読出・書込イネーブル信号６９をアクティブに
するので、第２ＲＡＭブロック１１２　に対する読み出
し・書き込みが可能になる。そこで、第−ＲＡＭブロッ
ク１１．の場合と同様に診断が実施される。

以下同様に、第３アドレス設定レジスタ５３の第３メモ
リアドレス設定信号５８の構成ピット５８１〜５８．に
論理“１１０”を、また第４アドレス設定レジスタ５４
の第４１メモリアドレス設定信号５９の構成ピット５９
１〜５９．に論理“１１１”をセットして診断が実施さ
れる。このようにして、第１〜第４ＲＡＭブロック１１
．〜１１４の全てが正常で故障がないときは、第５ＲＡ
ＭブロックＩＩｓ　　は使用されない。しかし、もし、
例えば第３ＲＡＭブロック１１３　で故障が検出された
ときは、第３アドレス設定レジスタ５３の第３メモリア
ドレス設定信号５８の構成ピット５８１〜５８．を論理
“ＯＸＸ”（Ｘ　ハ“０”、“１″どちらでも良い。）
に再セットすれば、第３ＲＡＭブロック１１．はアクセ
スできなくなる。

この場合は、次の第４ＲＡＭブロック１１４が第３ＲＡ
Ｍブロック１１３の代わりに使用され、第４アドレス設
定レジスタ５４の構成ピット５９゜〜５９．を論理“１
１０”にセットする。そして、第５ＲＡＭブロック１１
５が第４ＲＡＭブロック１１４の代わりに使用され、第
５アドレス設定レジスタ５５の構成ピット６０．〜６０
３を論理“１１１”にセットする。従って、第５ＲＡＭ
ブロックＩＩｓ　は、第１〜第４ＲＡＭブロック１１、
〜１１．の予備として機能することになる。

なお、上記実施例においては、ＲＡＭブロック、アドレ
ス設定レジスタ、比較回路はそれぞれ５個として説明し
たが、更に第６、第７の組を設けることにより、予備の
ＲＡＭブロックの個数を単純に増設することができる。

また、上記実施例においては、アドレス設定レジスタの
ビット幅は３ビツトとしたが、更に１ビツト追加し、こ
れを発光ダイオードなどによる外部への情報として用い
れば、ＲＡＭブロックを交換するときのアラームとして
機能させることもできる。

〔発明の効果〕

以上説明したように本発明は、アドレス設定レジスタと
比較回路をＲＡＭブロックに対応させて設けることによ
り、ＲＡＭブロックの故障診断を実施し、故障検出時に
は予備のＲＡＭブロックを割り当てることができる効果
がある。更に、メモリ回路に対してアクセス不可になる
事態を回避できると共に故障ＲＡＭブロックを容易に抽
出できる効果がある。

【図面の簡単な説明】

第１図は、本発明によるメモリ回路の一実施例を示すブ
ロック図、第２図は従来例を示すブロック図である。１１１〜ｌｌｓ　・・・・・・ＲＡＭブロック、５１〜
５５・・・・・・アドレス設定レジスタ、６２〜６６・
・・・・・比較回路。

Claims

【特許請求の範囲】複数のメモリブロックと、これらのメモリブロックに対応し、かつ外部制御信号に
より設定されて上記メモリブロックに対するアドレスを
設定するアドレス設定信号を出力する複数のアドレス設
定レジスタと、上記複数のメモリブロックに対応し、アドレス信号の一
部と上記アドレス設定信号とを比較し、両者が一致した
ときに上記メモリブロックに対する読出・書込イネーブ
ル信号をそれらのメモリブロックに送出してそれらのメ
モリブロックに対するデータの読み出し・書き込みを可
能にする複数の比較回路とを具備することを特徴とするメモリ回路。