JPS63279347A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は特に衛星搭載システムに適用して好ましいメ
モリ装置に関する。

「従来の技術」 Ｎ個のユニットで構成されるシステムにおいて、多数決
判定方式（ＴＭＲ）による出力決定は、異常の種類を問
わずに個（Ｋ＜Ｎ／２）以下のユニットの異常であれば
抑圧可能であることから、高信頼を要求されるシステム
の冗長構成としてよく用いられる。しかし、多数決判定
のためには３個以上のユニットを必要とするため、デュ
プレックス方式等の待機冗長構成に比べてシステムトー
タルとしての信頼度は必ずしも高くならない。このため
、ユニット故障により生存ユニット数が２以下となった
場合に冗長構成を再構成し、単独運用あるいはデュプレ
ックス方式に移行するようないくつかの変形ＴＭＲ方式
が考えられている（ＩＥＥＥＴｒａｎｓａｃ’ｔｉｏｎ
　ｏｎ　Ｒｅ１ｉａｂｉｌｉｔｙ、　Ｖｏｌ−Ｒ−２３
＋　Ｎｉ１２　＋ｐ６６〜７４　、　ＪＵＮＥ　１９７
４）。

しかし、これらのいずれの変形ＴＭＲ方式ともユニット
の異常モードとしては故障のみを考えており、部分的な
誤り発生についても故障と同一の扱いをしていた。一方
、衛星搭載メモリでは、宇宙線重粒子によりビット反転
（ソフトエラー）が生じる。宇宙線によるソフトエラー
発生率はハードエラー発生率に対して格段に大きく、さ
らに複数のビットが同時に誤りとなる確率が地上に比べ
て格段に大きいという特徴がある。ただし、ソフトエラ
ー自身は地上と同様にメモリ再書き込みにより、容易に
修復可能である。

上記変形ＴＭＲ方式を衛星搭載メモリ装置に適用して用
いた場合、生存ユニット数が２個以下となった場合には
総合の異常発生確率はソフトエラー発生率によって支配
され筒体頬度が得られないという欠点があった。これを
緩和するためには、ブロック誤り検出符号などを各ユニ
ットに適用し、２個のユニットの何れか一方で誤りが検
出された場合はもう一方のユニット出力を選択すること
が考えられるが、各メモリユニットにおいて誤った誤り
訂正が行われた場合（例えば、１誤り訂正２誤り検出方
式では３誤りはｌ誤りと誤認するため誤った訂正がなさ
れる。）には、２ユニツトの並列運用時に３誤り発生後
は２ユニットの出力が一致しないのにもかかわらず、ど
ちらのユニットが誤っているのかを判断できず、どちら
かのユニットに正常データを有していたとしても誤デー
タが総合出力として選択される可能性が大きくなるとい
う欠点があった。また、これに対して誤り検出能力の高
い誤り訂正・検出方式を適用しようとすると、回路が複
雑化しさらに所要チェックビット数が増加するため、逆
にハードウェア規模が大きくなって信卸度がその背低下
するという問題があった。このため、より簡易な回路で
実現可能でかつ少量の所要チェックビットで大きな誤り
検出および訂正能力を持つ冗長ユニット運用法が望まれ
ていた。

この発明は例えば前記変形ＴＭＲ方式に適用して、複数
のメモリユニットの多数決判定による総合出力決定が不
能となった場合に、つまり有効メモリユニットが２個と
なった場合にソフトエラーによる異常出力確率をより少
量のハードウェアで抑制することにより、システム総合
の筒体転化を図ることができるメモリ装置を提供するこ
とを目的とする。

「問題点を解決するための手段」 この発明は２個のメモリユニットを有し、１個の出力を
総合出力とするメモリ装置において、メモリユニットに
はワード毎に誤り訂正あるいは誤り検出の履歴を示すフ
ラグビットを付加し、各々のメモリユニットでフラグビ
ットを除くデータビットの誤りを検出した場合あるいは
フラグビットがＯＮである場合にはワード単位でサブフ
ラグ信号をＯＮとし、また総合出力とメモリユニットご
との出力とが不一致のメモリユニットのそのアドレスの
フラグビットをＯＮとする。サブフラグ信号がＯＮとな
っていないメモリユニット出力を総合出力とする。

このようにこの発明では、誤りが検出されたワード毎に
フラグビットによりその誤り検出の履歴をチェック可能
なため、各メモリユニットにおいて一度誤った誤り訂正
が行われた場合にもそれを事後検出可能であり、例えば
３ビツト誤りにより誤り訂正を行って誤訂正となり誤り
を検出できなくなった誤データが総合出力として出力さ
れることを防止できる。

この発明で必要となるフラグピントは、Ｋビット／ワー
ド構成のメモリを用いた場合に、ワードあたりのビット
数と誤り訂正単位ビット数との不一致により余分となる
剰余ビットを用いることが可能なため、フラグビット追
加によるハードウェア規模増加はない。また、ユニット
毎に１誤り訂正２誤り検出回路を用いれば、システム総
合としては３誤り検出も可能となるため、従来の３誤り
検出のものと比較して検出回路も簡易となる。

さらに、フラグビットは保存されるので、適当な時期に
フラグピントがＯＮとなっているデータアドレスを調べ
、そのアドレスの総合出力データを読みだして、そのデ
ータを再書き込みすることにより、そのアドレスのデー
タを修復できる。この手順を追加すれば実質的に２ユニ
ット以上の同一アドレスが同時に誤ることを防止できる
。

「実施例」 この発明の実施例について図面を参照して説明する。

第１図はこの発明のメモリ装置のブロック構成例であり
、第２図は第１図内の選択回路１６の内部構成例であり
、第３図は第１図内のメモリ回路に書き込まれるこの発
明のメモリ記憶フォーマットである。この実施例の特徴
的部分は第１図のＯＲ回路１５、第２図の破線で囲った
部分および第３図のフラグビットＦである。この実施例
では各メモリユニット毎の誤り訂正として、データビッ
ト長１０ビツトＢ０〜Ｂｅ、チェックビット長５ピツ）
Ｃｏ−Ｃ４の１誤り訂正２誤り検出回路を用い、１ワー
ド１６ビツトは第３回に示すように８ビツト／ワードの
メモリを２個並列で用いている。

外部入力信号Ｓのメモリへのデータ書き込みは第１図の
書き込み制御回路１１によって行われる。

データ（ＢＯ〜Ｂｑ）は各メモリユニットＡ−Ｃに並列
に分配され、各ユニノｌ−の占き込み制御回路１１にお
いて第３図に示すようなチェックビット（ＣＯ〜Ｃ４）
およびフラグビットＦが付加され、メモリ回路１２に書
き込まれる。データ読みだし時にはメモリ回路１２から
読みだし制御回路１３で読み出された任意アドレスの単
位ワード１６ビツトのうち、データビット（Ｂｏ〜Ｂ９
）とチェックビット（ＣＯ〜Ｃ４）の１５ピントは１誤
り訂正２誤り検出回路１４に入力され、ｌ誤り訂正２誤
り検出回路１４では１誤り訂正を行ったデータビットを
書き込み制御回路１１に送るとともに、１誤り訂正時あ
るいは２誤り検出時にそれぞれ訂正信号Ｇ、検出信号り
をＯＮとする。これらの信号は読みだし制御回路１３か
らのフラグ信号ＦとＯＲ回路１５により論理和がとられ
、選択回路１６へ制御信号Ｔｉ（ｉ＝ａ、ｂ、ｃ、これ
らはそれぞれユニットＡ、Ｂ、Ｃの各信号を示す）とし
て送出される。

選択回路１６では第２図に示すようにメモリユニット選
択信号Ｍａ”Ｍｃのいずれか任意をＯＮとすることによ
りそのメモリユニットを選択する。

さらにＭａ　＝Ｍｂ　＝Ｍｃ　＝ＯＮの場合には回路２
１で多数決がとられ、その結果を総合出力Ｑとして出力
し、Ｍａ＝Ｍｃのうち何れか１つがＯＦＦの場合には、
メモリユニットからのデータ入力Ｑａ〜Ｑｃのうら、Ｍ
ｉがＯＮでかつサブフラグ信号ＴｉがＯＮとなっていな
い入力を総合出力Ｑとして選択して出力する。つまりＭ
ｉがＯＮ、ＴｉがＯＦＦの論理積が回路２２でとられ、
その出力ＯＮにより対応Ｑｉが回路２３で出力される。

さらに各メモリユニットからのデータ人力Ｑａ”Ｑｃの
うち総合出力と一致しないものについてはそれぞれ対応
するエラー信号ＥａｘＥｃが回路２４でＯＮとする。

一方、第１図の各メモリユニットの書き込み制御回路１
１では外部からの入力信号Ｓに対しては、チェックビッ
トを生成して付加し、さらにフラグピッ）ＦをＯＦＦと
して書き込むが、外部入力信号Ｓがない場合には、エラ
ー信号ＩＦ、ｉに従い、ＥｉがＯＮのときは自メモリ回
路１２のそのアドレスのフラグピッ）ＦをＯＮとして書
き込み、ＥｉがＯＦＦのときはフラグビットＦをＯＦＦ
として書き込む。

これにより、各メモリユニットのメモリ回路１２の特定
アドレスデータに１誤りが生じた場合には、誤り訂正デ
ータがメモリ回路１２に書き込まれ、フラグビットＦが
ＯＦＦのままとなる。また、２誤りあるいは３誤りが生
じた場合はそのアドレスのフラグビットＦがＯＮとなる
。３誤りが生した場合には、誤ってｌ誤り訂正動作を行
うため書き込まれた訂正データは誤っているが選択回路
１６ではそのメモリユニットのサブフラグ信号ＴｉがＯ
Ｎとなっているので、総合出力はその他のメモリユニッ
ト出力から選択され、さらに、そのアドレスデータが選
択回路出力Ｑと一致しないのでフラグビットＦがＯＮと
なり、以後、フラグビットＦがＯＦＦに訂正されない限
り、そのアドレスのデータに各メモリユニットの誤り訂
正回路１４で誤り検出されなくても、そのメモリユニッ
トのそのアドレスデータが選択されることはないので誤
出力されることはない。

各メモリユニットＡ、Ｂ、Ｃ毎の１誤り訂正２誤り検出
回路１４で誤りを検出した場合に、誤り訂正操作を行っ
てメモリ回路１２のその誤り検出データアドレスに書き
込み、３個のメモリユニットＡ、Ｂ、Ｃのデータ出力Ｑ
ａ＋Ｑｂ、Ｑｃを比較して出力が一致している場合には
そのデータアドレスのフラグビットＦをＯＦＦにする。

またフラグビットがＯＮとなっているメモリユニットの
そのアドレスに総合出力データＱを凹き込み、メモリユ
ニットＡ、Ｂ、Ｃのデータ出力Ｑａ、Ｑｂ、Ｑｃを比較
して出力が一致している場合にはそのデータアドレスの
フラグビットＦをＯＦＦとする。

この発明で最も特徴としていることは前記例で正常なメ
モリユニットが二つとなった場合において、３ビット誤
りが発生すると１ビット誤りとして訂正動作がなされ、
誤った訂正がなされるが、この発明ではフラグビットＦ
がＯＮとされるため、その後においてそのメモリユニッ
トのサブフラグ信号ＴｉがＯＮとなるため、このメモリ
ユニットの出力が総合出力Ｑとして出力されるおそれは
ないことである。この説明から理解されるようにこの発
明は変形ＴＭＲ方式に限らず、２個のメモリユニットか
ら１個の総合出力を出力する場合に適用されるものであ
る。

誤り検出回路としてはｍ誤り訂正（ｍ＋１）誤り検出回
路においても（ｍ＋２）誤り検出の場合にｍｐり訂正動
作を行うものもあり、このような誤り検出回路を用いる
場合にもこの発明は適用できる。

「発明の効果」 以上説明したように、この発明は例えば衛星搭載メモリ
装置において簡易に実現可能な１誤り訂正２誤り検出回
路を用いて３誤りの検出も可能となるため、宇宙線によ
る複数ビット同時誤り発生による誤出力の確率を充分抑
圧できる。このことは、誤り訂正回路のハードウェア規
模を最小とできるばかりではなく、誤り訂正のためのチ
ェックピントの増加も抑えることになり、メモリ装置の
ハードウェア信顧度向上を図ることもできる。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリ装置のブロック
構成図、第２図は本発明の第１図内の選択回路１の内部
構成例、第３図は本発明のメモリ内記憶フォーマットで
ある。

Claims (1)

【特許請求の範囲】
1. （１）２個のメモリユニットを有し、１個の出力を総合
   出力とするメモリ装置において、 各メモリユニットにはワード単位にフラグビットが付加
   され、 各々のメモリユニット毎に単位ワードビットのうちフラ
   グビットを除くデータビットの誤り検出手段を有し、 その誤り検出手段で誤りが検出された場合あるいは前記
   フラグビットがＯＮである場合にはワード単位でサブフ
   ラグ信号をＯＮとする手段と、前記総合出力とメモリユ
   ニットごとの出力とが不一致のメモリユニットのそのワ
   ードアドレスのフラグビットをＯＮとする手段と、 前記サブフラグ信号がＯＮとなっていないメモリユニッ
   トの出力を前記総合出力とする手段とを具備するメモリ
   装置。