JPH02278449A - フオールト・トレラント・メモリ・システム - Google Patents
フオールト・トレラント・メモリ・システムInfo
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- JPH02278449A JPH02278449A JP2056827A JP5682790A JPH02278449A JP H02278449 A JPH02278449 A JP H02278449A JP 2056827 A JP2056827 A JP 2056827A JP 5682790 A JP5682790 A JP 5682790A JP H02278449 A JPH02278449 A JP H02278449A
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- 238000012937 correction Methods 0.000 claims abstract description 52
- 238000001514 detection method Methods 0.000 claims abstract description 20
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- 238000000034 method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/1052—Bypassing or disabling error detection or correction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Hardware Redundancy (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明はフォールト・トレラント計算機メモリ・システ
ムに係り、特にエラー訂正符号化方式をチップ・レベル
及びシステム・レベルの両方で使用する計算機メモリ・
システムに係る。更に具体的には、本発明はシステム・
レベルでのエラー回復に重要なハード・エラーの再現を
可能にするオンチップのエラー訂正及びロックアツプ手
段を有するメモリ・・チップに係る。
ムに係り、特にエラー訂正符号化方式をチップ・レベル
及びシステム・レベルの両方で使用する計算機メモリ・
システムに係る。更に具体的には、本発明はシステム・
レベルでのエラー回復に重要なハード・エラーの再現を
可能にするオンチップのエラー訂正及びロックアツプ手
段を有するメモリ・・チップに係る。
B、従来の技術とその課題
半導体メモリ・チップの集積度が上がるにつれて、オン
チップ・エラー訂正のような追加のエラー訂正方法が益
々重要になってきている。一般に、チップに生じるメモ
リ・エラーはハード・エラー及びソフト・エラーに分け
ることができる。ソフト・エラーは一時的な事象であっ
て、例えばアルファ粒子の衝突によって引起こされたり
、「弱いセル」を形成するプロセス上の原因で生したり
する。弱いセルとは、特有の電圧又はデータ・パターン
の印加でエラーを起こすもの、或いは、雑音、印刷イメ
ージ・サイズ又はイメージ・l・ラッキングの影響を受
は易いものである。チップの密度が上がると、ソフト・
エラーの生起頻度も高くなり、従ってオンチップ・エラ
ー訂正能力(特にソフト・エラーに対するもの)がより
必要になる。
チップ・エラー訂正のような追加のエラー訂正方法が益
々重要になってきている。一般に、チップに生じるメモ
リ・エラーはハード・エラー及びソフト・エラーに分け
ることができる。ソフト・エラーは一時的な事象であっ
て、例えばアルファ粒子の衝突によって引起こされたり
、「弱いセル」を形成するプロセス上の原因で生したり
する。弱いセルとは、特有の電圧又はデータ・パターン
の印加でエラーを起こすもの、或いは、雑音、印刷イメ
ージ・サイズ又はイメージ・l・ラッキングの影響を受
は易いものである。チップの密度が上がると、ソフト・
エラーの生起頻度も高くなり、従ってオンチップ・エラ
ー訂正能力(特にソフト・エラーに対するもの)がより
必要になる。
9通はエラー訂正回路で訂正できるソフト・エラーの発
生に加えて、ハード・エラーが生じる可能性もある。ハ
ード・エラーは、素子の汚染等の不完全な製造条件が原
因になっていることが多い。
生に加えて、ハード・エラーが生じる可能性もある。ハ
ード・エラーは、素子の汚染等の不完全な製造条件が原
因になっていることが多い。
メモリ密度が高い程、完全な製造は難しくなり、従って
ソフト・エラーに加えてハード・エラーの生じる可能性
が高くなる。しかし、ハード・エラーは一般に繰返し生
じるという性質があり、それを利用してエラー訂正が行
われる。メモリ・システム(チップ)に生じるハード・
エラーの一般的な形の1つに固定障害がある。これは、
特定のビット位置が常に0またはIになっているエラー
である。
ソフト・エラーに加えてハード・エラーの生じる可能性
が高くなる。しかし、ハード・エラーは一般に繰返し生
じるという性質があり、それを利用してエラー訂正が行
われる。メモリ・システム(チップ)に生じるハード・
エラーの一般的な形の1つに固定障害がある。これは、
特定のビット位置が常に0またはIになっているエラー
である。
メモリ・システムに適用できる多くの異なったエラー訂
正符号が提案されているが、最もポピユラーなのは、符
号ワード間の最小距離が4のものであろう。この符号は
、単一エラー訂正及び2重エラー検出(SEC/DED
)の能力を持っており、その信頼性には定評がある。ま
た、間車な回路で容易に実現することができる。明らか
に、単一エラーであれば、それがハード・エラーかソフ
ト・エラーかには関係なく、S E C/D E D符
号では問題はない。2重エラーは、検出はできるが、一
般には訂正することはできない。特に、2重ソフト・エ
ラーの場合は、このような符号を用いる限り訂正は難し
い。しかし、2重エラーがいずれもハード・エラーの場
合、又はハード・エラーが1つ及びソフト・エラーが1
つの場合は、2重エラー訂正のために補数化/再補数化
アルゴリズムを利用できる。このアルゴリズムは2重補
数化アルゴリズムとも呼ばれており、例えば1984年
3月に発行されたr B M Journal of
l?esearchand DevelopmenLの
124〜134頁に掲載されているc、i7.Chen
及びM、Y、Hsiaoの論文”lError−Cor
recting Code for Semicond
uctorMemory Applications
a 5tate−of−the−八rtRevi
ew”に記載されている。このアルゴリズムは、ハード
・エラーには一般に再現性があるという事実を利用して
いる。その結果、エラーの生じたビット位置を識別する
ことができるようになり、それに基いて2重エラー訂正
が行われる。このように、ハード・エラーの再現可能性
により、バード−バード・エラー又はハード−ソフト・
エラーが生じ得る情報記憶システムの信頼性を、符号ワ
ード長を増すことなく、改善することができるようにな
る。従って、ハード・エラーの再現可能性をなくすよう
なメモリ・チップ設計では、通常のSEC/DED符号
を用いたシステム・レベルの2重エラー訂正に支障が出
る。
正符号が提案されているが、最もポピユラーなのは、符
号ワード間の最小距離が4のものであろう。この符号は
、単一エラー訂正及び2重エラー検出(SEC/DED
)の能力を持っており、その信頼性には定評がある。ま
た、間車な回路で容易に実現することができる。明らか
に、単一エラーであれば、それがハード・エラーかソフ
ト・エラーかには関係なく、S E C/D E D符
号では問題はない。2重エラーは、検出はできるが、一
般には訂正することはできない。特に、2重ソフト・エ
ラーの場合は、このような符号を用いる限り訂正は難し
い。しかし、2重エラーがいずれもハード・エラーの場
合、又はハード・エラーが1つ及びソフト・エラーが1
つの場合は、2重エラー訂正のために補数化/再補数化
アルゴリズムを利用できる。このアルゴリズムは2重補
数化アルゴリズムとも呼ばれており、例えば1984年
3月に発行されたr B M Journal of
l?esearchand DevelopmenLの
124〜134頁に掲載されているc、i7.Chen
及びM、Y、Hsiaoの論文”lError−Cor
recting Code for Semicond
uctorMemory Applications
a 5tate−of−the−八rtRevi
ew”に記載されている。このアルゴリズムは、ハード
・エラーには一般に再現性があるという事実を利用して
いる。その結果、エラーの生じたビット位置を識別する
ことができるようになり、それに基いて2重エラー訂正
が行われる。このように、ハード・エラーの再現可能性
により、バード−バード・エラー又はハード−ソフト・
エラーが生じ得る情報記憶システムの信頼性を、符号ワ
ード長を増すことなく、改善することができるようにな
る。従って、ハード・エラーの再現可能性をなくすよう
なメモリ・チップ設計では、通常のSEC/DED符号
を用いたシステム・レベルの2重エラー訂正に支障が出
る。
メモリ・アーキテクチャ自身もエラー訂正に一役買って
いる。特に、各ビットが別々のメモリ・チップから供給
されるようにしてダブル・ワード(64ビツト)のメモ
リ・データをアクセスするものが望ましい。このメモリ
・アーキテクチャは、高速性及び信頼性の点でも優れて
いる。以下では、ダブル・ワードのデータに対するエラ
ー訂正をシステム・レベル・エラー訂正(及び検出)と
呼ぶ。
いる。特に、各ビットが別々のメモリ・チップから供給
されるようにしてダブル・ワード(64ビツト)のメモ
リ・データをアクセスするものが望ましい。このメモリ
・アーキテクチャは、高速性及び信頼性の点でも優れて
いる。以下では、ダブル・ワードのデータに対するエラ
ー訂正をシステム・レベル・エラー訂正(及び検出)と
呼ぶ。
少なくとも1つのハード・エラーを含む2重エラーを訂
正するための補数化/再補数化アルゴリズムが使用され
るのはこのレベルである。その場合、所定数のメモリ・
チップが冗長符号化情報(検査ビット)専用の記憶装置
として用いられる。
正するための補数化/再補数化アルゴリズムが使用され
るのはこのレベルである。その場合、所定数のメモリ・
チップが冗長符号化情報(検査ビット)専用の記憶装置
として用いられる。
従って、回路実装密度の高いメモリ・システムでは、オ
ンチップのエラー訂正及び検出能力を持たせるのが望ま
しい。S E C/D E D符号自体は1ビツトしか
訂正できないので、誤訂正を防ぐため、多重エラーが検
出された場合はエラー訂正を禁止する必要がある。そう
すれば、多重エラーによりS E C/D E Dシス
テムが正しいデータ・ビットを誤って変更するようなこ
とはなくなる。その場合、変更されないデータ・ワード
から有効検査ビットを生成して、オンチップECCシス
テムを介する書戻しく適切な検査ビットを含むオンチッ
プECCワードをDRAMセルに戻すこと)を行うこと
により、多重エラー条件がクリアされる。
ンチップのエラー訂正及び検出能力を持たせるのが望ま
しい。S E C/D E D符号自体は1ビツトしか
訂正できないので、誤訂正を防ぐため、多重エラーが検
出された場合はエラー訂正を禁止する必要がある。そう
すれば、多重エラーによりS E C/D E Dシス
テムが正しいデータ・ビットを誤って変更するようなこ
とはなくなる。その場合、変更されないデータ・ワード
から有効検査ビットを生成して、オンチップECCシス
テムを介する書戻しく適切な検査ビットを含むオンチッ
プECCワードをDRAMセルに戻すこと)を行うこと
により、多重エラー条件がクリアされる。
このシステムでは、データ・ワードの完全性に対するダ
メージは元の多重エラーに限定される。これらのエラー
は最早検出できないが、ECCシステムが以降のアクセ
スでデータ・ワードを劣化させることはない。
メージは元の多重エラーに限定される。これらのエラー
は最早検出できないが、ECCシステムが以降のアクセ
スでデータ・ワードを劣化させることはない。
この方法を用いれば、チップ・レベルでのすべてのエラ
ーはソフト・エラーのように見える。予想データをEC
Cワード全体と比較するパターン・テストを製造時に行
うことにより、不良メモリ・セルを効果的に検出するこ
とができる。エラー・ビットは容易に発見され、テスト
中のハードウェアの質を容易に評価できる。しかし、メ
モリ・システムの実際の動作では、全ECCワードがメ
モリ・チップから読出されるわけではなく、一般に読出
されるビットの数は少ない。そのため、チップ・データ
・ワードに多重エラーが生じた時、エラー・ビットを見
落とす可能性が高くなる。システム・レベルでのこのよ
うな訂正不能エラーは、重大なシステム故障を引き起こ
し得る。このようなエラーが生じると、−船に以後のメ
モリ動作は中止される。従って、メモリの信頼性を高め
るために、システム・レベル・エラー訂正及び検出回路
を用いるのが望ましい。これが、本発明が解決しようと
する課題である。特に、システム・レベルでは、補数化
/再補数化アルゴリズムを用いて、普通では訂正できな
い2重エラーを訂正できるようにすることにより、メモ
リ・システムの全体的な信頼性を高めるのが望ましい。
ーはソフト・エラーのように見える。予想データをEC
Cワード全体と比較するパターン・テストを製造時に行
うことにより、不良メモリ・セルを効果的に検出するこ
とができる。エラー・ビットは容易に発見され、テスト
中のハードウェアの質を容易に評価できる。しかし、メ
モリ・システムの実際の動作では、全ECCワードがメ
モリ・チップから読出されるわけではなく、一般に読出
されるビットの数は少ない。そのため、チップ・データ
・ワードに多重エラーが生じた時、エラー・ビットを見
落とす可能性が高くなる。システム・レベルでのこのよ
うな訂正不能エラーは、重大なシステム故障を引き起こ
し得る。このようなエラーが生じると、−船に以後のメ
モリ動作は中止される。従って、メモリの信頼性を高め
るために、システム・レベル・エラー訂正及び検出回路
を用いるのが望ましい。これが、本発明が解決しようと
する課題である。特に、システム・レベルでは、補数化
/再補数化アルゴリズムを用いて、普通では訂正できな
い2重エラーを訂正できるようにすることにより、メモ
リ・システムの全体的な信頼性を高めるのが望ましい。
補数化/再補数化アルゴリズムはハード・エラーの再現
可能性に依存しているが、オンチップ・エラー訂正では
、所与のチップに関連するハード・エラーの存在を実際
にマスクすることができる。その具体的な例をあとで説
明する。従って、本発明は、チップ・レベルのエラー訂
正システムとシステム・レベルでのエラー訂正システム
との間に存在し得る対立を解決するものである。
可能性に依存しているが、オンチップ・エラー訂正では
、所与のチップに関連するハード・エラーの存在を実際
にマスクすることができる。その具体的な例をあとで説
明する。従って、本発明は、チップ・レベルのエラー訂
正システムとシステム・レベルでのエラー訂正システム
との間に存在し得る対立を解決するものである。
C0課題を解決するための手段
本発明は、計算機のメモリ・システムの全体的な信・項
性を高めることを目的としており、その−態様として、
複数のメモリ・ユニットを含むフォールト・トレラント
計算機メモリ・システムを提供する。各メモリ・ユニッ
トは、?FjRのメモリ・セルと、ユニット・レベルの
エラー訂正及び検出手段を含む。ユニット・レベルでは
、この他に訂正不能エラーの存在を示すための複数の手
段も含まれる。これらの手段はそれぞれ異なったメモリ
・ユニットに関連している。訂正不能エラー表示手段は
、訂正不能エラーが生じた時に、その関連するメモリ・
ユニットからの少なくとも1つの出力ビットを固定値に
セットする。メモリ・ユニットは、それらからのデータ
を受取るシステム・レベル・レジスタを介して互いに結
合するのが好ましい。また、メモリ・システムはシステ
ム・レベル・レジスタからデータを受取るシステム・レ
ベル訂正及び検出手段を含むのが好ましい。本発明の良
好な実施例では、メモリ・ユニットは、オンチップ・エ
ラー訂正及び検出手段を備えた半導体メモリ・チップで
ある。各チップはワード・サイズのシステム・レベル・
レジスタへ1ビツトの情報を供給する。このレジスタは
システム・レベル・エラー訂正及び検出能力を持ってい
る。
性を高めることを目的としており、その−態様として、
複数のメモリ・ユニットを含むフォールト・トレラント
計算機メモリ・システムを提供する。各メモリ・ユニッ
トは、?FjRのメモリ・セルと、ユニット・レベルの
エラー訂正及び検出手段を含む。ユニット・レベルでは
、この他に訂正不能エラーの存在を示すための複数の手
段も含まれる。これらの手段はそれぞれ異なったメモリ
・ユニットに関連している。訂正不能エラー表示手段は
、訂正不能エラーが生じた時に、その関連するメモリ・
ユニットからの少なくとも1つの出力ビットを固定値に
セットする。メモリ・ユニットは、それらからのデータ
を受取るシステム・レベル・レジスタを介して互いに結
合するのが好ましい。また、メモリ・システムはシステ
ム・レベル・レジスタからデータを受取るシステム・レ
ベル訂正及び検出手段を含むのが好ましい。本発明の良
好な実施例では、メモリ・ユニットは、オンチップ・エ
ラー訂正及び検出手段を備えた半導体メモリ・チップで
ある。各チップはワード・サイズのシステム・レベル・
レジスタへ1ビツトの情報を供給する。このレジスタは
システム・レベル・エラー訂正及び検出能力を持ってい
る。
本発明の動作では、所与のチップに関連する訂正不能エ
ラーが生じると、そのチップの出力が強制的に固定値に
される。その結果、′続いてシステム・レベル・エラー
表示が出ることは殆んど確実であるが、強制されたチッ
プ・エラーの再現可能性のため、システム・レベル・エ
ラー訂正及び検出回路は補数化/再補数化による訂正を
実行することができる。このように、本発明では、1つ
のメモリ・ユニット(チップ)の出力を強制的に固定値
にしているが、それによって強制されたエラーには再現
可能性があるので、メモリ・システムの全体的な信頼性
は高まる。すなわち、1つのエラー訂正要素が事実上減
勢されても、メモリ・システムの全体的な信頼性を上げ
ることができるのである。
ラーが生じると、そのチップの出力が強制的に固定値に
される。その結果、′続いてシステム・レベル・エラー
表示が出ることは殆んど確実であるが、強制されたチッ
プ・エラーの再現可能性のため、システム・レベル・エ
ラー訂正及び検出回路は補数化/再補数化による訂正を
実行することができる。このように、本発明では、1つ
のメモリ・ユニット(チップ)の出力を強制的に固定値
にしているが、それによって強制されたエラーには再現
可能性があるので、メモリ・システムの全体的な信頼性
は高まる。すなわち、1つのエラー訂正要素が事実上減
勢されても、メモリ・システムの全体的な信頼性を上げ
ることができるのである。
D、実施例
まず、本発明を通用し得るメモリ構成を第2図に示す。
図示の構成は、メモリ・ユニット10として72個のメ
モリ・チップ(#1〜#72)を含んでいるが、本発明
は半導体メモリに限定されるものではなく、複数のメモ
リ・ユニットがそれぞれ1つ又は複数の出力ビットをレ
ジスタへ供給し且つユニット・レベル及びシステム・レ
ベルのエラー訂正回路が使用される任意のメモリ・シス
テムに適用できる。第2図のシステムでは、72個のメ
モリ・ユニット(チップ#1〜#72)のそれぞれは単
一ピッl−を1つのシステム・レベル・レジスタ25へ
供給する。レジスタ25は、システム・レベル・エラー
訂正回路(ECC)30を介してデータを出力する。各
メモリ・ユニット10もチップ・レベル・エラー訂正回
路(ECC)20を備えている。
モリ・チップ(#1〜#72)を含んでいるが、本発明
は半導体メモリに限定されるものではなく、複数のメモ
リ・ユニットがそれぞれ1つ又は複数の出力ビットをレ
ジスタへ供給し且つユニット・レベル及びシステム・レ
ベルのエラー訂正回路が使用される任意のメモリ・シス
テムに適用できる。第2図のシステムでは、72個のメ
モリ・ユニット(チップ#1〜#72)のそれぞれは単
一ピッl−を1つのシステム・レベル・レジスタ25へ
供給する。レジスタ25は、システム・レベル・エラー
訂正回路(ECC)30を介してデータを出力する。各
メモリ・ユニット10もチップ・レベル・エラー訂正回
路(ECC)20を備えている。
第2図に示す特定のシステムでは、選択されたワード線
14に137ビツトのワードが現われるように、セル・
アレイ12を構成している。137ビツトのうち128
ビツトはデータ・ビットであり、残りの9ビツトはパリ
ティ検査ビットである。オンチップの単一エラー訂正及
び2重エラー検出にはこれで十分である。ワード線14
からは137ビツトのセル・アレイ情報16が選択され
、チップ・レベル・エラー訂正回路20へ送られる。
14に137ビツトのワードが現われるように、セル・
アレイ12を構成している。137ビツトのうち128
ビツトはデータ・ビットであり、残りの9ビツトはパリ
ティ検査ビットである。オンチップの単一エラー訂正及
び2重エラー検出にはこれで十分である。ワード線14
からは137ビツトのセル・アレイ情報16が選択され
、チップ・レベル・エラー訂正回路20へ送られる。
回路20は128ビツトの訂正済みデータをスタティッ
ク・レジスタ18へ供給する。図には示していないが、
メモリ・ユニットIOにはアドレス・フィールド情報も
供給され、デコーダ22はそれに応答してスタティック
・レジスタ18からの128ビツトのうちの1ビツトを
出力ビットとして選択する。72個のチップ#1〜#7
2からのデコーダ出力はレジスタ25の対応するセルへ
供給される。これらのセルは一般にフリップフロップ回
路で構成できる。システム・レベル・レジスタ25は7
2ビツトの情報を含み、そのうち64ビツトはデータで
あり、8ビツトはパリティ検査情報である。この程度の
冗長度でも、単一エラー訂正及び2重エラー検出は可能
である。ユニット(チップ)・レベル又はシステム・レ
ベルで用いる符号、すなわち検出及び訂正回路の特性は
、実質的に本発明には関係せず、任意の適当な符号を使
用できる。
ク・レジスタ18へ供給する。図には示していないが、
メモリ・ユニットIOにはアドレス・フィールド情報も
供給され、デコーダ22はそれに応答してスタティック
・レジスタ18からの128ビツトのうちの1ビツトを
出力ビットとして選択する。72個のチップ#1〜#7
2からのデコーダ出力はレジスタ25の対応するセルへ
供給される。これらのセルは一般にフリップフロップ回
路で構成できる。システム・レベル・レジスタ25は7
2ビツトの情報を含み、そのうち64ビツトはデータで
あり、8ビツトはパリティ検査情報である。この程度の
冗長度でも、単一エラー訂正及び2重エラー検出は可能
である。ユニット(チップ)・レベル又はシステム・レ
ベルで用いる符号、すなわち検出及び訂正回路の特性は
、実質的に本発明には関係せず、任意の適当な符号を使
用できる。
また、チップの数及びセル・アレイ12の構成も適当に
決めてよい。重要なのは、両レベルでのエラー訂正能力
と、メモリ・ユニットIOの独立性、特に各ユニットが
レジスタ25へ独立した情報ビットを供給できることで
ある。
決めてよい。重要なのは、両レベルでのエラー訂正能力
と、メモリ・ユニットIOの独立性、特に各ユニットが
レジスタ25へ独立した情報ビットを供給できることで
ある。
第2図に示したシステムの欠点は、固定障害のようなハ
ード・エラーが特定のセル・アレイ12に生じていた場
合に、システム・レベルで補数化/再補数化アルゴリズ
ムを用いて少なくとも1つのハード・エラーを含む2重
エラーからの回復を図ることができないということであ
る。
ード・エラーが特定のセル・アレイ12に生じていた場
合に、システム・レベルで補数化/再補数化アルゴリズ
ムを用いて少なくとも1つのハード・エラーを含む2重
エラーからの回復を図ることができないということであ
る。
第2図のメモリ・システムに関する問題の理解を深める
ため、固定障害のようなハード・エラーについての簡単
な例を次に説明する。メモリの各ワードを8ビツトとし
、その最初の4ビツトがデータ・ビットで、残り4ビツ
トがパリティ検査ビットであるとする。パリティ検査行
列Hを次のように仮定する。
ため、固定障害のようなハード・エラーについての簡単
な例を次に説明する。メモリの各ワードを8ビツトとし
、その最初の4ビツトがデータ・ビットで、残り4ビツ
トがパリティ検査ビットであるとする。パリティ検査行
列Hを次のように仮定する。
更に、メモリ・アレイの最初の2つの出力ビツト位置に
固定障害があるものとする。4ビツトのデータ0000
をメモリに書込む場合、上の行列Hに従えば、メモリに
書込まれるワードは000oooooである。しかし、
2つの固定障害があるため、メモリから読取られたデー
タは1100になる。これはエラー・パターンを表わし
ている。
固定障害があるものとする。4ビツトのデータ0000
をメモリに書込む場合、上の行列Hに従えば、メモリに
書込まれるワードは000oooooである。しかし、
2つの固定障害があるため、メモリから読取られたデー
タは1100になる。これはエラー・パターンを表わし
ている。
これに対して、書込みデータが0100の場合は、上の
行列Hによれば、01000111のワードが書込まれ
ることになる。最初の2つの出力ビツト位置に固定障害
があるので、このワードを読取った時は1100011
1になる。しかし、ユニント・レベル・エラー訂正能力
のため、読取られたデータは0100であり、これは元
のデータに等しい。従って、この時のエラー・パターン
は0000である。このように、メモリに書込まれるデ
ータによっては、固定障害の存在がマスクされる場合が
ある。そのため、−iに2重ハード・エラーを訂正する
のに補数化/再補数化アルゴリズムを用いることはでき
ない。ここまでの状況をまとめると次のようになる。
行列Hによれば、01000111のワードが書込まれ
ることになる。最初の2つの出力ビツト位置に固定障害
があるので、このワードを読取った時は1100011
1になる。しかし、ユニント・レベル・エラー訂正能力
のため、読取られたデータは0100であり、これは元
のデータに等しい。従って、この時のエラー・パターン
は0000である。このように、メモリに書込まれるデ
ータによっては、固定障害の存在がマスクされる場合が
ある。そのため、−iに2重ハード・エラーを訂正する
のに補数化/再補数化アルゴリズムを用いることはでき
ない。ここまでの状況をまとめると次のようになる。
固定障害 11
書込みターン ooo。
書込みワード ooooooo。
読取りワード 1100
エラー 1100
書込みデータ 0100
書込みワード 01000111
読取りワード 11000111
読取りデータ 0100
エラー ooo。
第2図のメモリ・ユニット10とは異なるメモリ・ユニ
ット10′を用いたメモリ・システムを第1図に示す。
ット10′を用いたメモリ・システムを第1図に示す。
第1図では、チップ・レベル・エラー訂正回路20から
の訂正不能エラー検出信号がANDゲート53を介して
ラッチ50へ供給されるようになっている。チップは最
初に、オンチップ・エラー訂正回路20へ送られる前の
ECCワードがすべて正しいデータ及び検査ビットを有
するように初期設定される。初期設定が完了すると、セ
ット・モード信号によりラッチ52がセットされる。そ
うすれば、あとで訂正不能エラー検出信号が発生された
時に、ANDゲート53を介してランチ50をセットす
ることができる。これは出ノjロックアツプ及びハード
・エラーを知らせるためである。セット・モード信号は
、既存の入力に対する過電圧等の公知の標準方法で、又
は新しく規定されたJEDEC標率により発生させるこ
とができる。後者のJEDEC標準では、CE及びWに
続いてREが活動化され、REでのアドレスを復号して
セット・モード信号を供給する。
の訂正不能エラー検出信号がANDゲート53を介して
ラッチ50へ供給されるようになっている。チップは最
初に、オンチップ・エラー訂正回路20へ送られる前の
ECCワードがすべて正しいデータ及び検査ビットを有
するように初期設定される。初期設定が完了すると、セ
ット・モード信号によりラッチ52がセットされる。そ
うすれば、あとで訂正不能エラー検出信号が発生された
時に、ANDゲート53を介してランチ50をセットす
ることができる。これは出ノjロックアツプ及びハード
・エラーを知らせるためである。セット・モード信号は
、既存の入力に対する過電圧等の公知の標準方法で、又
は新しく規定されたJEDEC標率により発生させるこ
とができる。後者のJEDEC標準では、CE及びWに
続いてREが活動化され、REでのアドレスを復号して
セット・モード信号を供給する。
訂正不能エラーの存在は、エラー訂正及び検出回路20
が生成したエラー位置ヘクトル中でターンオンされてい
る“ビビットの数を計数することにより容易に示すこと
ができる。従って、選択された符号が単一エラー訂正/
2重エラー検出符号であり、回路20の出力がエラーの
生じた位置を示すようにセットアツプされていると、2
以上のエラーが生じたかどうかは、ビットを計数するこ
とにより節単に決定できる。もし生じていると、訂正不
能エラーの発生が示され、ANDゲート53を介してラ
ッチ50がセットされる。ラッチ50のリセット人力R
はセット・モード信号と同様にして発生されるリセット
・モードA信号又はリセット・モードB信号を受取る。
が生成したエラー位置ヘクトル中でターンオンされてい
る“ビビットの数を計数することにより容易に示すこと
ができる。従って、選択された符号が単一エラー訂正/
2重エラー検出符号であり、回路20の出力がエラーの
生じた位置を示すようにセットアツプされていると、2
以上のエラーが生じたかどうかは、ビットを計数するこ
とにより節単に決定できる。もし生じていると、訂正不
能エラーの発生が示され、ANDゲート53を介してラ
ッチ50がセットされる。ラッチ50のリセット人力R
はセット・モード信号と同様にして発生されるリセット
・モードA信号又はリセット・モードB信号を受取る。
リセット・モードA信号は、システム・エラー回復が達
成された後にORゲート54を介してラッチ50だけを
リセットし、通常動作を復帰させる。この後は、別の多
重エラーが見つかるまで、アレイからデータを読出すこ
とができる。リセット・モードB信号は、多重エラーが
見つかってもロックアツプなしにアレイからデータをア
クセスできるように、ロックアツプ機構全体を減勢する
のに使用できる。
成された後にORゲート54を介してラッチ50だけを
リセットし、通常動作を復帰させる。この後は、別の多
重エラーが見つかるまで、アレイからデータを読出すこ
とができる。リセット・モードB信号は、多重エラーが
見つかってもロックアツプなしにアレイからデータをア
クセスできるように、ロックアツプ機構全体を減勢する
のに使用できる。
システム・エラー回復に関連してこれらのリセット信号
を用いると、オンチップECCより上流側の不良領域か
らのデータを写像して訂正した後、通常のチップ代替方
法を用いて別のアレイに置くことができる。ラッチ50
の出力は、スイッチ51でメモリ・ユニット10”から
の出力の選択を制御する。具体的に云うと、スイッチ5
1の通常の動作では、単一ビット出力信号がデコーダ2
2から直接供給される。しかし、訂正不能エラーが生じ
ると、出力はスイッチ51により固定値にセットされる
。第1図の例では、固定値として2進1 (+V)が供
給されているが、十■の端子を接地して2進0を供給す
るようにしてもよい。このように、訂正不能エラーの存
在は、メモリ・ユニット10“の出力を強制的に固定値
にする。これにより、ハード・エラーを再現する能力が
与えられる。これは、システム・レベルでの少なくとも
1つのハード・エラーを含む2重エラー(バード−バー
ド・エラー又はソフト−ハード・エラー)の訂正に用い
る補数化/再補数化アルゴリズムの正しい動作に必要で
ある。このように、フォールト・トレラント型のメモリ
・システムに第1図のメモリ・ユニット10゛を用いる
と、より高い信頼性が得られる。メモリ・ユニットの修
正がなければ、システム・レベルで2重エラーが生じる
と、データを回復できないが、メモリ・ユニットの修正
により、システム・レベルでのすべてのバード−バード
・エラー及びハード−ソフト・エラーは訂正可能になる
。
を用いると、オンチップECCより上流側の不良領域か
らのデータを写像して訂正した後、通常のチップ代替方
法を用いて別のアレイに置くことができる。ラッチ50
の出力は、スイッチ51でメモリ・ユニット10”から
の出力の選択を制御する。具体的に云うと、スイッチ5
1の通常の動作では、単一ビット出力信号がデコーダ2
2から直接供給される。しかし、訂正不能エラーが生じ
ると、出力はスイッチ51により固定値にセットされる
。第1図の例では、固定値として2進1 (+V)が供
給されているが、十■の端子を接地して2進0を供給す
るようにしてもよい。このように、訂正不能エラーの存
在は、メモリ・ユニット10“の出力を強制的に固定値
にする。これにより、ハード・エラーを再現する能力が
与えられる。これは、システム・レベルでの少なくとも
1つのハード・エラーを含む2重エラー(バード−バー
ド・エラー又はソフト−ハード・エラー)の訂正に用い
る補数化/再補数化アルゴリズムの正しい動作に必要で
ある。このように、フォールト・トレラント型のメモリ
・システムに第1図のメモリ・ユニット10゛を用いる
と、より高い信頼性が得られる。メモリ・ユニットの修
正がなければ、システム・レベルで2重エラーが生じる
と、データを回復できないが、メモリ・ユニットの修正
により、システム・レベルでのすべてのバード−バード
・エラー及びハード−ソフト・エラーは訂正可能になる
。
E0発明の効果
本発明は、メモリ・システム、特に複数の集積回路チッ
プから成る高密度半導体メモリのフォールト・トレラン
ト能力を高めるものである。これは、システム・レベル
の全体的なエラー訂正能力を改善するために、チップ・
レベルのメモリ・システム出力を固定値へ強制すること
により達成される。すなわち、本発明は、エラー訂正能
力を改善するためにエラーを強制するという、−見矛盾
してみえるアプローチを採用している。また、本発明は
、オンチップ・エラー訂正を行う任意のメモリ・チップ
に最小限のコストで適用できるものであり、しかも前述
のようなlチップ単位の他に、半チップ、1/4チツプ
、1/8チツプ等の部分チップ単位にエラー訂正を行う
ようにすることも可能である。
プから成る高密度半導体メモリのフォールト・トレラン
ト能力を高めるものである。これは、システム・レベル
の全体的なエラー訂正能力を改善するために、チップ・
レベルのメモリ・システム出力を固定値へ強制すること
により達成される。すなわち、本発明は、エラー訂正能
力を改善するためにエラーを強制するという、−見矛盾
してみえるアプローチを採用している。また、本発明は
、オンチップ・エラー訂正を行う任意のメモリ・チップ
に最小限のコストで適用できるものであり、しかも前述
のようなlチップ単位の他に、半チップ、1/4チツプ
、1/8チツプ等の部分チップ単位にエラー訂正を行う
ようにすることも可能である。
第1図は個々のメモリ・ユニット(チップ)上に出力ロ
ックアツプ手段が設けられているメモリ・システムを示
すブロック図。 第2図は2重レベル・エラー訂正の実施に通したメモリ
・システムの構成を示すブロック図。
ックアツプ手段が設けられているメモリ・システムを示
すブロック図。 第2図は2重レベル・エラー訂正の実施に通したメモリ
・システムの構成を示すブロック図。
Claims (2)
- (1)複数のメモリ・ユニットと、 前記メモリ・ユニットのそれぞれに関連して設けられ、
関連するメモリ・ユニット内のセルから読取られたデー
タに生じているエラーの訂正及び検出並びに訂正不能エ
ラー信号の発生を行う複数のユニット・レベル・エラー
訂正及び検出手段と、前記メモリ・ユニツトのそれぞれ
に関連して設けられ、関連するユニット・レベル・エラ
ー訂正及び検出手段からの訂正不能エラー信号に応答し
て、関連するメモリ・ユニットからの少なくとも1つの
出力ビットを固定値にセットする複数のロックアップ手
段と、 前記メモリ・ユニットからデータを受取り、前記ロック
アップ手段の動作によるハード・エラーを訂正するよう
動作するシステム・レベル・エラー訂正及び検出手段と
、 を具備するフオールト・トレラント・メモリ・システム
。 - (2)複数のメモリ・セルと、 前記メモリ・セルから読取られたデータに対しエラーの
訂正及び検出を行い訂正不能エラー信号を発生する手段
と、 前記訂正不能エラー信号が発生された時に少なくとも1
つの出力ビットを固定値にセットするロックアップ手段
と、 を具備するフオールト・トレラント・メモリ・ユニット
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US322255 | 1989-03-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02278449A true JPH02278449A (ja) | 1990-11-14 |
JPH0743678B2 JPH0743678B2 (ja) | 1995-05-15 |
Family
ID=23254073
Family Applications (1)
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---|---|---|---|
JP2056827A Expired - Lifetime JPH0743678B2 (ja) | 1989-03-10 | 1990-03-09 | フオールト・トレラント・メモリ・システム |
Country Status (13)
Country | Link |
---|---|
US (1) | US5058115A (ja) |
EP (1) | EP0386462B1 (ja) |
JP (1) | JPH0743678B2 (ja) |
KR (1) | KR920005297B1 (ja) |
CN (1) | CN1016009B (ja) |
AR (1) | AR243288A1 (ja) |
AU (1) | AU623490B2 (ja) |
BR (1) | BR9001125A (ja) |
CA (1) | CA2002362C (ja) |
DE (1) | DE69026743T2 (ja) |
MY (1) | MY105251A (ja) |
NZ (1) | NZ232458A (ja) |
SG (1) | SG44390A1 (ja) |
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