SU970480A1 - Запоминающее устройство с самоконтролем - Google Patents

Description

вый дешифратор, основной регистр слова, блок коррекции ошибок, блок управлени , дополнительный накопитель , адресные входы и разр дные входы и выходы которого подключены соответственно к выходам дополнительного адресного блока и к выходшч и |входам дополнительного разр дного блока, причем одни из выходов первого дешифратора подключены ко входам основного адресного блока, а другой выход подключен ко входам дополнительного адресного блока и адресному входу блока коррекции ошибок, управл ющие вход и выход которого соедине ны с первьпии выходами и входами блока управлени , а информационные вход и выход - с выходами и входами основ ного разр дного блока и одними из информационных выходов и входов осно ного регистра слова, другие информационные входы ивыходы которого  вл  ютс  входами и выходами устройства, введены ассоциативный накопитель,фор мирователь тестовых сигналов, дополнительный регистр слова, шифратор, второй.дешифратор и регистр адреса, выходы которЬго соединены со входами первого дешифратора и адресными входами ассоциативного накопител , управл ющий выход которого подключен к второму входу блока управлени , а ин формационные входы и выходы соединен соответственно с выходами шифратора со входами дешифратора, выход которо го подключен к первому управл ющему входу основного регистра слова, второй управл ющий вход которого соединен со вторым выходом блока управлени  и управл ющим входом регистра ад реса, один из выходов которого подключен к одному из входов формировател  адресных сигналов, другой вход и выход которого соединены с третьими выходом и входом блока управлени  четвертый выход которого подключен к управл ющему входу дополнительного регистра слова, один из входов и выходов которого соединены с выходами и входами дополнительного разр дного блока, другие вход и выход дополнительного регистра слова подключены соответственно к первому входу схемы сравнени  и выходам основного разр д ного блока и ко входам основного раз р дного блока, второму входу схемы сравнени  и выходам формировател  тестовых сигналов, вход которого сое динен с п тым выходом блока управлени  , шестой выход которого подключен к третьему входу схемы сравнени , вы ход которой соединен со входом шифратора . На фиг. 1 приведено предлс1гаемое устройство, структурна  схема; на . фиг.2 и 3 - функциональные схемы бло ка управлени  и формировател  адресных сигналов соответственно. Устройство (фиг.1) содержит реистр 1 адреса, первый дешифратор 2, сновной адресный блок 3, основной азр дный блок 4, основной накопиель 5, дополнительный адресный блок б, дополнительный разр дный блок 7, ополнительный накопитель 8, основной 9 и дополнительный 10 регистры лова, блок 11 коррекции ошибок,формирователь 12 тестовых сигналов, схему 13 сравнени , формирователь 14 адресных сигналов, блок 15 управлени , шифратор 16, ассоциативный накопитель 17, второй дешифратор 18. На Фиг.1 обозначены адресные входы 19 и информационные входы и выходы 20. Блок управлени  содержит (фиг.,2) генератор 21 пр моугольных сигналов, первый 22, второй 23 и третий 24 элементы И, счетчик 25, третий дешифратор 26 и элемент НЕ 27. На фиг.1 и 2 обозначены также первый 28, второй 29 и третий 30 входы блока управлени , первый 31, второй 32, третий 33, четвертый 34, п тый 35 и шестой 36. выходы блока управлени . Формирователь адресных сигналов (фиг.З) содержит п-разр дный двоичг ный счетчик 37, блок 38 контрол  четности и коммутатор 39. Счетный и управл ющий входы счетчика 37, управл ющие входы блока 38 и коммутатора 39  вл ютс  входами . формировател . Выход 40 переполнени  счетчика  вл етс  одним из выходов формировател , а разр дные выходы счетчика, кроме нулевого, и-выход коммутатора  вл ютс  другими выходами 41 формировател . Устройство работает следующим образом . Основной накопитель 5 при числе отказов, которые устран ютс  применением блока 11, работает с коррекцией ошибок посредством корректирук цих кодов. В определенный момент времени наступает ситуаци , когда-МОЩНОСТЬ корректирующего кода блока 11 оказываетс  недостаточной дл  нормального функционировани -, основного накопител  5. При этом блок 11 выдает единичный сигнал на вход 28 .блока 15 управлени . Параллельно с выборкой информации из накопител  5 и работой блока 11 осуществл етс  ассоциативный поиск по адресу регистра 1 в ассоциативном накопителе 17. При наличии этого адреса в накопителе 17 на его управл ющем выходе формируетс  единичный сигнал , который по входу 29 блока 15 (фиг.1 и 2) запрещает последне1 1у переход в режим тестового контрол , а на информационном выходе накопител  17 в это врем  формируетс  код ошибки , который дешифрируетс  дешифратором 18 и поступает в регистр 10 дл  исправлени  информации в этом регист ре. При наличии адреса в накопителе 17 на его управл ющем выходе формиру етс  единичный сигнсШ, который по : входу 29 блока 15 (фиг.1 и 2) запре-, (цает последнему переход в режим тестового контрол / а на информационнее выходе накопител  17. в это врем  фор мируетс  код ошибки, который Дешифри руетс  дешифратором 18 (фиг.1) и поступает в регистр 10 дл  исправлени  информации в нем. При отсутствии адреса регистра 1 в накрпителе 17 на его первом выходе форлдаруетс  нулево сигнал, который разрешает переход блоку 15 в режим тестового контрол . По сигналу от блока 11 на входе 28 блока 15 последний вырабатывает нулевой сигнал на своем выходе 25 {фиг.1 и 2), которым блокируютс  регистр 1 и регистр 10. Затем блок 15 подключает выход накопител  5 ко входам регистра 9 сигналом на выходе 34 и подает разрешающий сигнал по вы ходу 33 на формирователь 14, сигналы на выходах 41 (фиг.З) которого определ ют адрес  чейки основного накопи ;тел  5, в котором обнаружена ошибка, при этом старшие разр ды дешифратора 2 определ ют адрес Кристалла накопител  5, в котором находитс  данна   чейка. Формирователь 14 генерирует множество адресов  чеек, которые наход тс  в неисправном кристалле нако пител  5, и по каждому из них информаци  переписываетс  с неисправного кристалла накопител  5 в дополнитель ный накопитель 8. По сигналу с выхо-. да 40 формировател  14, поступающему на вход 30, блок 15 переводитс  в режим тестового контрол , по которому блок 15 совместно с формирователем 14формирователем 12, схемой 13 срав нени , шифратором 16 и ассоциативным накопителем 17 обеспечивает тестовой контроль неисправного кристалла нако1пител  5. На первом этапе- тестового контрол  ; (таблица) формирователь 14 формирует четные коды множества адресов А1 (00...00, 00.-..11, 11...11). При этом формирователь 12 формирует нулевое тестовое слово (0...0), которое записываетс  в  чейки накопител  5, принадлежащее множеству А1. По окончании первого этапа контрол  (по по влению единичного сигнала на выходе 40 формировател  14 блок 15переходит ко второму этапу тестового контрол . При этом блок 15 на выходе 33 выдает сигнал на вход форК1Ировател  14, вследствие чего пос- . дедний переходит в режим формировани  нечетных кодов множества А2 (таблица ) адресов (00...01, 00...10, .. 111..10). Формирователь 12 при этом генерирует единичное тестового слово (11. ..11), которое записываетс  в  чейки принадлежащее множеству Л2. После по влени  сигнала на входе 30 блока 15 он переходит к третьему этапу контрол , при котором формирователь 14 генерирует множество адресов А1, формирователь 12 при этом формирует нулевое тестового слово, которое поступает на второй вход схемы 13 |сравнени , а . на ее первый вход подаетс  информаци  из накопител  5. По третьему входу на схему 13 сравнени  ПРИ этом поступает сигнгш разрешени  сравнени  из блока 15. На выходе схемы 13 сравнени  формируетс  результат контрол  неисправного кристалла накопител  5 в виде iвектора ошибки. При несовпадении кодов слов на первом и втором входах схемы 13 сравнени  вектор ошибки поступает на вход шифратора 16, который формирует код ошибки дл  данной  чейки и запиолвает его в функицональную часть ассоциативного накопител  17. При этом в аргументную часть накопител  17 записываетс  код адреса неисправной  чейки с рчходов регистра 1. Назначение и работу шифратора 16 рассмотрим на следующем примере. До- пустим, блок 11 корректирует одну ошибку в слове из п разр дов накопител  5. Ставитс  задача увеличить мощность корректирующего кода в два раза, т.е. корректировать две ошибки. Следовательно, вектор ошибки в этом случае будет содержать С сочетаний различных кодовых комбинаций. Дл  уменьшени  разр дности ассоциативного накопител  17 шифратор 16 шифрирует ксадбинации С, кодом разр дностью log Су,, что значительно меньше п, и соответственно уменьшает аппаратурные затраты на ассоциативный накопитель 17. После по влени  единичного сигнала на выходе 40 формировател  14 блок 15 переходит к четвертому этапу контрол , при котором формирователь 14 формирует множество А2 адресов , а формирователь 12 -единичное СЛОВО и выполн ютс  операции контрол , аналогичные третьему этапу контрол . Всего в процессе контрол  выполн етс  восемь таких этапов. В таблице отражены виды и последовательность этих этапов. После окончани  восьмого этапа по вление сигнала на выходе формировател  14 блок 15 организует перезапись информации из .накопител  8 в основной накопитель 5 по адресс1М, формируемым формирователем 14. Затем блок 15 сигналом на выходе , 2 организует повторное обращение к акопителю 5 по адресу, установлен- , ОМУ на регистре 1, и ассоциативный

поиск в накопителе 17. При обнаружении кода адреса, соответствующего коду адреса регистра 1, в накопителе 17 на его информационных выходах по вл етс  код ошибки, KOTopfctfi дешифрируетс  даиифратором 18 и поступает ка регистр 10, т.е. происходит исправление значений дефектных разр дов слова и верное значение информации выдаетс  на выход 20 устройства.

Технико-экономическсзе преимущество предлагаемого устройства заключаетс  в том, что оно позвол ет без использовани  внешней ЦВМ увеличиват мощность корректирующего кода, обеспечива  контроль и корректирование информации без уменьшени  информационной емкости, за счет чего повышаютс  его надежность и информационна  емкость по сравнению с прототипом.

А1

Нулевое

А2 Единичное Л2

t/ Al Нулевое Al

Единичное А2

А2

Единичное Д1

А1

А2 Нулевое

Единичное Al

Al

Claims (2)

1. А 2 Нулевое Формула изобретени  Запоминающее устройство с самокон тролем, содержащее основной накопитель , адресные входы и разр дные вхо ды и выходы которого соединены соответственно с выходами Основного адресного блока и с выходами и входами основного разр дного блока, первый дешифратор, основной регистр слова, блок коррекции ошибок, блок управлени , дополнительный накопитель, адресные входы и разр дные входы и выходы которого подключены соответстве но к выходам дополнительного адресно го блока и к выходам и входам дополнительного разр дного блока, причем одни из выходов первого дешифратора подключены к входам основного адресного блока, а другой выход подключен к входам дополнительного адресного блока и адресному входу блока коррек

   Запись по Al Запись по А2 Считывание по Al Считывание по А2

   Запись по Al

   Запись по А2

   Считывание по Al

   Считывание по А2 дни ошибок, управл юдие вход и выход которого соединены с первыми выходом и входом блока управлени , а информационные вход и выход - с выходами и входами основного разр дного блока и одними из информационных выходов и входов основного регистра слова, другие информационные входы и выходы которого  вл ютс  входами и выходами устройства, отлич ающеес  тем, что, с целью повышени  надежности и увеличени  информационной емкости устройства, в него введены ассоциативный накопитель, формирователь адресных сигналов, схема сравнени , формирователь тестовых сигналов, дополнительный регистр слова, шифратор, второй дешифратор и регистр гшреса, .выходы которого соединены с входами первогЬ дешифратора и адресными входами ассоциативно о накопител , управл ющий выход которого подключен К второму входу блока управлени , а информационные входы и выходы соединены соответственно с выходами шифратора и с входами дешифратора, выход которого подключен к первому управл ющему входу основного регистра слова, второй управл кщий вход которого соединен с вторым выходом блока управлени  и управл к цим входом регистра адреса, одни из выходов которого подключены к одним из входов формировател  адресных сигналов, дру гой вход и выход которого соединены с третьими выходом и входом блока управлени , четвертый выход которого подключен к управл ющему входу допол нительного регистра слова, одни из входов и выходов которого соединены с выходами и входами дополнительного разр дного блока, другие вход и выfuti ход дополнительного регистра слова подключены соответственно к первому входу схемы сравнени  и выходам основного разр дного блока и к входам основного разр дного блока, второму входу схемы сравнени  и выходам формировател  тестовых сигналов, вход которого соединен с п тым выходом блока управлени 7 шестой выход которого подключен к третьему входу схеьвл сравнени , выход которой соединен с входом шифратора. Источники информации, прин тые во внимание при экспертизе 1. Патент США 3562709, кл. 340-146.1, опублик. 1968.
2. 2. Авторское свидетельство СССР Я 618799, кл. G 11 С 29/00, 1978 (прототип).