JPH01231144A - Memory circuit - Google Patents
Memory circuitInfo
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- 230000015654 memory Effects 0.000 title claims abstract description 62
- 239000000470 constituent Substances 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ回路に係わり、特にメモリ故障時のア
クセス不可を回避できるメモリ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory circuit, and particularly to a memory circuit that can avoid inaccessibility in the event of a memory failure.
ＬＳＩ技術の進歩に伴い、メモリも、例えばその容量は
２５６ビツトからＩＭ（メガ）ビット、更にその上へと
飛躍的に増大し、その応用も様々な分野へと多様化して
来ている。このような状況において、メモリ回路に対す
る、故障などの対策も、信頼性の点から種々な工夫がな
されている。With the progress of LSI technology, the capacity of memory has increased dramatically, for example from 256 bits to IM (mega) bits, and even higher, and its applications have diversified into various fields. Under such circumstances, various measures have been taken to prevent failures and the like for memory circuits from the viewpoint of reliability.
第２図はこのような従来例を示したものである。FIG. 2 shows such a conventional example.
この従来のメモリ回路は、複数の読出・書込メモリブロ
ック（以下、ＲＡＭブロックと呼ぶ。）、ここでは、第
１〜第４のＲＡＭブロック１１．〜１１、に対し、メモ
リアドレス線１２〜１４のアドレス信号１６〜１８の一
部をデコードして読出・書込イネーブル信号１９１〜１
９４を作成するものである。第１〜第４ＲＡＭブロック
１１．〜１１４ には第１〜第４ＮＡＮＤゲート２０１
〜２０、が対応して設けられる。メモリアドレス線１２
のアドレス信号１６は、一方ではインバータ２１を介し
てＮＡＮＤゲー）２０＋ 、２０２ の一方の入力端子
２２．２３に入力され、他方では、ＮＡＮＤゲート２０
３．”２０４ の一方の入力端子２４．２５に直接入力
される。更に、メモリアドレス線１３のアドレス信号１
７は、一方ではインバータ２６を介して、ＮＡＮＤゲー
）２０＋、２０、の他方の入力端子２８．２９に入力さ
れ、他方ではＮＡＮＤゲート２０．．２０．の他方の入
力端子３０．３１に入力される。これらの入力端子２２
，２８；２３．３０；２４，２９；２５゜３１にアドレ
ス信号１６．１７を受けたＮＡＮＤゲート２０．〜２０
４は、それぞれ、第１〜第５ＲＡＭブロック１１．〜１
１４のアドレス端子３３〜３６に読出・書込イネーブル
信号１９１〜１９４ を送出する。第１〜第４ＲＡＭブ
ロック１１１〜１１４は、これらの読出・書込イネーブ
ル信号１９．〜１９４がアクティブのときは、第１〜第
４ＲＡＭ書込クロック３９〜４２と、メモリアドレス線
１４からのアドレス信号１８を受けて、信号線４３のデ
ータ４４を書き込み、また読み出し時には信号線４５に
データ４６１〜４６４を出力する。This conventional memory circuit includes a plurality of read/write memory blocks (hereinafter referred to as RAM blocks), here, first to fourth RAM blocks 11. ~11, some of the address signals 16-18 of the memory address lines 12-14 are decoded to generate read/write enable signals 191-1.
94 is created. First to fourth RAM blocks 11. ~114 are the first to fourth NAND gates 201
~20, are correspondingly provided. Memory address line 12
The address signal 16 of is inputted to one input terminal 22.23 of the NAND gate 20+, 202 via the inverter 21 on the one hand, and the NAND gate 20+ on the other hand.
3. "204" is directly input to one input terminal 24.25.Furthermore, the address signal 1 of the memory address line 13
7 is input via the inverter 26 to the other input terminals 28, 29 of the NAND gates 20+, 20, and on the other hand, the NAND gates 20. ．． 20. is input to the other input terminal 30.31 of the . These input terminals 22
, 28; 23. 30; 24, 29; 25. The NAND gate 20. which receives the address signal 16. ~20
4 are the first to fifth RAM blocks 11.4, respectively. ~1
Read/write enable signals 191-194 are sent to address terminals 33-36 of 14. The first to fourth RAM blocks 111 to 114 receive these read/write enable signals 19. ~194 is active, receives the first to fourth RAM write clocks 39 to 42 and the address signal 18 from the memory address line 14, writes data 44 on the signal line 43, and when reading, writes data 44 on the signal line 45. Data 461 to 464 are output.
ところで、このような従来のメモリ回路は、アドレス信
号１６〜１８を単にデコードしてＲＡＭブロックの読出
・書込イネーブル論理を作成しているに過ぎない。そこ
で、あるＲＡＭブロックが故障するとこれに対応するア
ドレス信号が使用できなくなる。従って、メモリ回路全
体が使用不能になるか、またはプログラムなどでそのア
ドレスを使用しないようにするため複雑な制御を行わな
ければならないという欠点がある。By the way, such a conventional memory circuit simply decodes the address signals 16 to 18 to create read/write enable logic for the RAM block. Therefore, if a certain RAM block fails, the corresponding address signal becomes unusable. Therefore, there are disadvantages in that the entire memory circuit becomes unusable or that complicated control must be performed to prevent programs from using the address.
そこで本発明の目的は、アドレスを外部からの制御信号
によりアドレス信号とは別に設定し、これをアドレス信
号と比較してメモリに対する読み出し・書き込みを実施
することにより、メモリ故障時にメモリ回路に対するア
クセス不可を回避し、予備のＲＡＭブロックを割り当て
ることができるメモリ回路を提供することにある。Therefore, an object of the present invention is to set an address separately from the address signal using an external control signal, and compare this with the address signal to read and write to the memory, thereby making it impossible to access the memory circuit in the event of a memory failure. The object of the present invention is to provide a memory circuit that can avoid this problem and allocate a spare RAM block.
本発明によるメモリ回路は、複数のメモリブロックと、
これらのメモリブロックに対応し、かつ外部制御信号に
より設定されて上記メモリブロックに対するアドレスを
設定するアドレス設定信号を出力する複数のアドレス設
定レジスタと、同様に、上記複数のメモリブロックに対
応し、アドレス信号の一部と上記アドレス設定信号とを
比較し、両者が一致したときに上記メモリブロックに対
する読出・書込イネーブル信号をそれらのメモリブロッ
クに送出してそれらのメモリブロックに対するデータの
読み出し・書き込みを可能にする複数の比較回路とを具
備している。A memory circuit according to the present invention includes a plurality of memory blocks;
A plurality of address setting registers corresponding to these memory blocks and outputting address setting signals that are set by external control signals and setting addresses for the memory blocks; A part of the signal is compared with the address setting signal, and when the two match, a read/write enable signal for the memory block is sent to those memory blocks to read/write data to those memory blocks. It is equipped with a plurality of comparison circuits that make it possible.
従って、本発明によるメモリ回路を用いると、複数のア
ドレス設定レジスタが外部信号により設定されてアドレ
ス設定信号を複数の比較回路に送出する。複数の比較回
路は、上記アドレス設定信号とメモリブロックに対する
アドレス設定信号とを比較し、両者が一致したときに、
これに対応するメモリブロックに対して読出・書込イネ
ーブル信号を活性化して当該メモリブロックに送出する
。Therefore, when using the memory circuit according to the present invention, a plurality of address setting registers are set by external signals to send address setting signals to a plurality of comparison circuits. The plurality of comparison circuits compare the address setting signal and the address setting signal for the memory block, and when the two match,
A read/write enable signal is activated for the corresponding memory block and sent to the memory block.
これによりメモリブロックは、データの読み出し・書き
込みを実施する。その場合、読み出し・書き込みが実施
できないときは、このメモリブロックは故障と判断し、
当該アドレス設定レジスタを再設定してこのメモリブロ
ックに対するアクセスを禁止し、次のメモリブロックを
使用する。このようにして、ＲＡＭブロックが故障した
場合に予備のＲＡＭブロックを割り当てることができ、
また、故障に起因するＲＡＭブロックへのアクセス不可
を回避し、故障ＲＡＭブロックを容易に抽出できる。This causes the memory block to read and write data. In that case, if reading or writing cannot be performed, this memory block is determined to be faulty, and
The address setting register is reset to prohibit access to this memory block, and the next memory block is used. In this way, a spare RAM block can be allocated in case of a RAM block failure;
Further, it is possible to avoid inaccessibility to a RAM block due to a failure, and to easily extract a failed RAM block.
以下実施例につき本発明の詳細な説明する。 The present invention will be described in detail below with reference to Examples.
第１図は本実施例のメモリ回路を表わしたものである。FIG. 1 shows the memory circuit of this embodiment.
第２図の従来例と同一部分には同一の符号を付しており
、これらの説明は適宜省略する。The same parts as in the conventional example shown in FIG. 2 are given the same reference numerals, and the explanation thereof will be omitted as appropriate.
図示のように、本実施例においては、複数のＲＡＭブロ
ック、ここでは、第１〜第５のＲＡＭブロック１１．〜
１１．に対し、メモリアドレス線１２〜１４のアドレス
信号１６〜１８と、複数の第１〜第５アドレス設定レジ
スタ５１〜５５からのメモリアドレス設定信号５６〜６
０とを、それぞれ、複数の第１〜第５比較回路６２〜６
６で比較する。そして、両者が一致したとき、その一致
したものに対応して第１〜第５読出・書込イネーブル信
号６８〜７２を第１〜第５ ＲＡＭブロック１１、〜Ｉ
Ｉｓ に送出する。第１〜第５ＲＡＭブロック１１１〜
ｌｌｓ は、この第１〜第５読出・書込イネーブル信号
６８〜７２のアクティブ（ローレベル）時に、メモリア
ドレス線１４のアドレス信号１５、データ信号線４５の
データ４４、および第１〜第５ＲＡＭ書込クロック信号
３９゜〜３９．および論理“１“クランプ信号４０を人
力して、読み出し・書き込みを行い、読み出し時には、
出力信号線４５に読出信号４６．〜４６゜を出力するよ
うにしている。As illustrated, in this embodiment, a plurality of RAM blocks, here first to fifth RAM blocks 11. ~
11. In contrast, address signals 16 to 18 on memory address lines 12 to 14 and memory address setting signals 56 to 6 from a plurality of first to fifth address setting registers 51 to 55
0 and a plurality of first to fifth comparison circuits 62 to 6, respectively.
Compare with 6. When the two match, the first to fifth read/write enable signals 68 to 72 are sent to the first to fifth RAM blocks 11, to I, corresponding to the matched one.
Send to Is. 1st to 5th RAM blocks 111 to
When the first to fifth read/write enable signals 68 to 72 are active (low level), the address signal 15 of the memory address line 14, the data 44 of the data signal line 45, and the first to fifth RAM write Including clock signal 39°~39. and the logic "1" clamp signal 40 is manually read and written, and when reading,
A read signal 46 . is sent to the output signal line 45 . It is designed to output ~46°.
以下順を追って詳しく説明する。A detailed explanation will be given below in order.
本実施例においては、アドレス信号１６．１７．１８は
それぞれ１ビツトで構成され、アドレス信号１６を最上
位ビットとしている。第１〜第５ＲＡＭブロック１１１
〜ｌｌｓ は、それぞれ、１ビツト×２のメモリで、第
１〜第５アドレス設定レジスタ５６〜６０は、それぞれ
、３ビツト構成になっている。第１〜第５アドレス設定
レジスタ５１〜５５は、その入力として第１〜第５レジ
スタ制御信号群７５〜７９を受けて、上記の第１〜第５
メモリアドレズ設定信号５６〜６０を第１〜第５比較回
路６２〜６６に送出する。ここで、第１〜第５レジスタ
制御信号群７５〜７９の各々は、例えばマイクロプログ
ラムなどの既知の手段で設定され、入力データ３ビツト
と、書込クロック、およびマスクリセット信号などから
構成されている。また、第１〜第５メモリアドレス設定
信号５６〜６０は、更に、５６１〜５６．から６０．〜
６０、のそれぞれ３ピツトで構成され、それぞれ５６、
〜６０．を最上位ビットとしている。更に、データ信号
線４５は、第１〜第５ＲＡＭブロック１１１〜Ｉｔｓ
の出力データ４６．〜４６．がワイアードオアされた状
態になっており、第１〜第５読出・書込イネーブル信号
６８〜７２がインアクティブのときは、ハイインピーダ
ンスにより、逆にアクティブの時は、上記のように、第
１〜第５ ＲＡＭブロック１１＋−１１ｓ がデータ４
６゜〜４６．を信号線４５に出力する。In this embodiment, address signals 16, 17, and 18 each consist of one bit, with address signal 16 being the most significant bit. 1st to 5th RAM blocks 111
.about.lls are 1-bit×2 memories, and the first to fifth address setting registers 56 to 60 each have a 3-bit configuration. The first to fifth address setting registers 51 to 55 receive the first to fifth register control signal groups 75 to 79 as their inputs, and receive the first to fifth register control signal groups 75 to 79 as inputs.
Memory address setting signals 56-60 are sent to first to fifth comparison circuits 62-66. Here, each of the first to fifth register control signal groups 75 to 79 is set by known means such as a microprogram, and is composed of 3 bits of input data, a write clock, a mask reset signal, etc. There is. Further, the first to fifth memory address setting signals 56 to 60 further include 561 to 56. From 60. ~
60, each consists of 3 pits, 56,
~60. is the most significant bit. Furthermore, the data signal line 45 connects the first to fifth RAM blocks 111 to Its
Output data 46. ~46. are in a wired-OR state, and when the first to fifth read/write enable signals 68 to 72 are inactive, they are high impedance, and when they are active, the first to ~5th RAM block 11+-11s is data 4
6°～46. is output to the signal line 45.
次に、動作について説明する。Next, the operation will be explained.
通常電源投入時には、第１〜第５ＲＡＭブロック１１．
〜ｌｌｓが故障していないか否かの診断を行う。その場
合は、第１〜第５アドレス設定レジスタ５１〜５５は、
電源投入時のリセットでリセットされ、全て論理“０″
の状態になっている。Normally, when the power is turned on, the first to fifth RAM blocks 11.
Diagnose whether ~lls is malfunctioning. In that case, the first to fifth address setting registers 51 to 55 are
Reset at power-on reset, all logic “0”
is in a state of
従って、メモリアドレス線１２〜１４をいかなる値に設
定しても第１〜第５ＲＡＭブロック１１１〜１１．に対
する読み出し・書き込みは実施できない。Therefore, no matter what value the memory address lines 12-14 are set to, the first to fifth RAM blocks 111-11. It is not possible to read or write to.
そこで、先づ、第１アドレス設定レジスタ５１に第ルジ
スタ制御信号群７５により、例えばマイクロプログラム
から第１アドレス設定レジスタ５１に、その出力である
第１メモリアドレス信号５６の５６．〜５６．がそれぞ
れ論理“１”、“０”、０”になるようにセットする。Therefore, first, the first memory address signal 56 which is the output from the microprogram is sent to the first address setting register 51 by the first register control signal group 75. ~56. are set to logic "1", "0", and "0", respectively.
すると、アドレス信号１６〜１８が論理“０００”また
は“００１′の場合は、第１比較回路６２が第１読出・
書込イネーブル信号６８をアクティブにするので、第１
ＲＡＭブロック１１１ に対する読み出し・書き込み
が可能になる。そこで、データ信号線４３のデータ４４
に論理“１”および“０”のパターンを与えることによ
り、第ｌＲＡＭブロック１１１ に論理“１”および“
０”の読み出し・書き込みが行われ、これにより第ｌＲ
ＡＭブロック１１． に故障がないか否かが診断される
。Then, when the address signals 16 to 18 are logic "000" or "001', the first comparison circuit 62 performs the first readout.
Since the write enable signal 68 is activated, the first
Reading and writing to the RAM block 111 becomes possible. Therefore, the data 44 of the data signal line 43
By giving a pattern of logic "1" and "0" to the first RAM block 111, logic "1" and "0" are applied to the first RAM block 111.
0” is read and written, and this causes the lRth
AM block 11. It is diagnosed whether or not there is a malfunction.
この第ｌＲＡＭブロック１１１ に故障がなかったとき
は、同様にして、第２アドレス設定レジスタ５２が第２
レジスタ制御信号群７６により、例えばマイクロプログ
ラムから第２メモリアドレス設定信号５７の構成ビット
５７．〜５７３ として論理“１０１”を出力するよう
にセットする。すると、アドレス信号１６〜１８が論理
“０１０”または０１１′″の場合は、第２比較回路６
３が第２読出・書込イネーブル信号６９をアクティブに
するので、第２ＲＡＭブロック１１２ に対する読み出
し・書き込みが可能になる。そこで、第−ＲＡＭブロッ
ク１１．の場合と同様に診断が実施される。When there is no failure in this first RAM block 111, the second address setting register 52 is set to the second address setting register 52 in the same way.
By register control signal group 76, configuration bits 57 . ~573, and set to output logic "101". Then, if the address signals 16 to 18 are logic "010" or 011'", the second comparison circuit 6
3 activates the second read/write enable signal 69, thus making it possible to read and write to the second RAM block 112. Therefore, the -th RAM block 11. The diagnosis is carried out in the same way as in the case of .
以下同様に、第３アドレス設定レジスタ５３の第３メモ
リアドレス設定信号５８の構成ピット５８１〜５８．に
論理“１１０”を、また第４アドレス設定レジスタ５４
の第４１メモリアドレス設定信号５９の構成ピット５９
１〜５９．に論理“１１１”をセットして診断が実施さ
れる。このようにして、第１〜第４ＲＡＭブロック１１
．〜１１４の全てが正常で故障がないときは、第５ＲＡ
ＭブロックＩＩｓ は使用されない。しかし、もし、
例えば第３ＲＡＭブロック１１３ で故障が検出された
ときは、第３アドレス設定レジスタ５３の第３メモリア
ドレス設定信号５８の構成ピット５８１〜５８．を論理
“ＯＸＸ”（Ｘ ハ“０”、“１″どちらでも良い。）
に再セットすれば、第３ＲＡＭブロック１１．はアクセ
スできなくなる。Similarly, the constituent pits 581 to 58 . . . of the third memory address setting signal 58 of the third address setting register 53. and the fourth address setting register 54.
Constituent pit 59 of the 41st memory address setting signal 59 of
1-59. Diagnosis is performed by setting the logic "111" to "111". In this way, the first to fourth RAM blocks 11
．． ~ When all of 114 are normal and there is no failure, the 5th RA
M blocks IIs are not used. However, if
For example, when a failure is detected in the third RAM block 113, the constituent pits 581 to 58. of the third memory address setting signal 58 of the third address setting register 53. Logic “OXX” (X can be either “0” or “1”.)
If reset to 3rd RAM block 11. becomes inaccessible.
この場合は、次の第４ＲＡＭブロック１１４が第３ＲＡ
Ｍブロック１１３の代わりに使用され、第４アドレス設
定レジスタ５４の構成ピット５９゜〜５９．を論理“１
１０”にセットする。そして、第５ＲＡＭブロック１１
５が第４ＲＡＭブロック１１４の代わりに使用され、第
５アドレス設定レジスタ５５の構成ピット６０．〜６０
３を論理“１１１”にセットする。従って、第５ＲＡＭ
ブロックＩＩｓ は、第１〜第４ＲＡＭブロック１１、
〜１１．の予備として機能することになる。In this case, the next fourth RAM block 114 is the third RA
It is used in place of the M block 113, and the configuration pits 59° to 59. of the fourth address setting register 54. The logic “1”
10". Then, the fifth RAM block 11
5 is used in place of the fourth RAM block 114 and the configuration pits 60 . ~60
3 to logic "111". Therefore, the fifth RAM
Block IIs includes the first to fourth RAM blocks 11,
~11. It will function as a reserve.
なお、上記実施例においては、ＲＡＭブロック、アドレ
ス設定レジスタ、比較回路はそれぞれ５個として説明し
たが、更に第６、第７の組を設けることにより、予備の
ＲＡＭブロックの個数を単純に増設することができる。In the above embodiment, the number of RAM blocks, address setting registers, and comparison circuits is five each, but by providing a sixth and seventh set, the number of spare RAM blocks can be simply increased. be able to.
また、上記実施例においては、アドレス設定レジスタの
ビット幅は３ビツトとしたが、更に１ビツト追加し、こ
れを発光ダイオードなどによる外部への情報として用い
れば、ＲＡＭブロックを交換するときのアラームとして
機能させることもできる。In addition, in the above embodiment, the bit width of the address setting register is 3 bits, but if one more bit is added and this is used as information to the outside by a light emitting diode, etc., it can be used as an alarm when replacing a RAM block. You can also make it work.
以上説明したように本発明は、アドレス設定レジスタと
比較回路をＲＡＭブロックに対応させて設けることによ
り、ＲＡＭブロックの故障診断を実施し、故障検出時に
は予備のＲＡＭブロックを割り当てることができる効果
がある。更に、メモリ回路に対してアクセス不可になる
事態を回避できると共に故障ＲＡＭブロックを容易に抽
出できる効果がある。As explained above, the present invention has the advantage that by providing address setting registers and comparison circuits in correspondence with RAM blocks, it is possible to perform failure diagnosis of RAM blocks and to allocate spare RAM blocks when a failure is detected. . Furthermore, it is possible to avoid a situation where the memory circuit becomes inaccessible, and it is possible to easily extract a faulty RAM block.
第１図は、本発明によるメモリ回路の一実施例を示すブ
ロック図、第２図は従来例を示すブロック図である。
１１１〜ｌｌｓ ・・・・・・ＲＡＭブロック、５１〜
５５・・・・・・アドレス設定レジスタ、６２〜６６・
・・・・・比較回路。FIG. 1 is a block diagram showing an embodiment of a memory circuit according to the present invention, and FIG. 2 is a block diagram showing a conventional example. 111~lls...RAM block, 51~
55...Address setting register, 62-66.
...Comparison circuit.
Claims (1)
より設定されて上記メモリブロックに対するアドレスを
設定するアドレス設定信号を出力する複数のアドレス設
定レジスタと、 上記複数のメモリブロックに対応し、アドレス信号の一
部と上記アドレス設定信号とを比較し、両者が一致した
ときに上記メモリブロックに対する読出・書込イネーブ
ル信号をそれらのメモリブロックに送出してそれらのメ
モリブロックに対するデータの読み出し・書き込みを可
能にする複数の比較回路 とを具備することを特徴とするメモリ回路。[Scope of Claims] A plurality of memory blocks; a plurality of address setting registers corresponding to these memory blocks and outputting an address setting signal that is set by an external control signal and sets an address for the memory block; Corresponding to multiple memory blocks, a part of the address signal and the above address setting signal are compared, and when the two match, a read/write enable signal for the above memory block is sent to those memory blocks, and the address setting signal is A memory circuit comprising a plurality of comparison circuits that enable data to be read from and written to a memory block.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5625488A JPH01231144A (en) | 1988-03-11 | 1988-03-11 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5625488A JPH01231144A (en) | 1988-03-11 | 1988-03-11 | Memory circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01231144A true JPH01231144A (en) | 1989-09-14 |
Family
ID=13021946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5625488A Pending JPH01231144A (en) | 1988-03-11 | 1988-03-11 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01231144A (en) |
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