JPS61211786A

JPS61211786A - Ｉｃカ−ド

Info

Publication number: JPS61211786A
Application number: JP60051590A
Authority: JP
Inventors: Hideki Kai; 秀樹甲斐
Original assignee: Hitachi Maxell Ltd
Current assignee: Maxell Ltd
Priority date: 1985-03-16
Filing date: 1985-03-16
Publication date: 1986-09-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データの記憶が可能なＩＣカードに関する。

〔従来の技術〕

近年、カードを用いて商品取引きを行ない、直接現金の
受渡しを行なうことをなくしたシステムが注目されてい
る。かかるシステムに使用されるカードとして、たとえ
ば、銀行などの預金システムでキヤ・ンシュカードとし
て使用される磁気シートを貼着した磁気カードや、特開
昭５８−２８７６１号公報などに開示されるように、デ
ータ処理部やメモリなどのＩ　’Ｃチップが取りつけら
れたＩＣカードが知られており、データメモリが設けら
れて所望のデータが記憶できるようにしている。

しかしながら、磁気カードは磁気シートをデー゛　タメ
モリとしていることから、また、ＩＣカードはＲＡＭ　
（ランダムアクセスメモＩＪ　）をデータメモリとし、
そのデータ保持のためのバッテリの容量によってＲＡＭ
の記憶容量に制限が加わることから、いずれにおいても
、記憶されるデータに制約が加わって使用に不便なもの
であった。

これに対し、本出願人は、先に、データメモリとして不
揮発性のＦＲＯＭ　（プログラマブルリードオンリメモ
リ）を使用したＩＣカードを提案した。このＩＣカード
においては、データメモリにおけるデータ保持のための
バッテリが不要となり、このために、データメモリの記
憶容量を充分大きくすることができる。

第２図はかかる従来のＩＣカードの一例を示すブロック
図であって、１はプログラムメモリ、２は中央処理装置
、３はデータメモリ、４はアドレスデコーダ、５はデー
タバス、６はアドレスバスである。

同図において、プログラムメモリ１には処理プログラム
が格納されており、中央処理装置２は、アドレスバス６
およびアドレスデコーダ４を介してプログラムメモリ１
のアドレスを順次指定するこきにより、プログラムメモ
リ１から処理プログラムを取り込み、データメモリ３で
のデータの書込み、読出しを行なう。データの書込みに
際しては、図示しない端末機からデータバス５を介して
供給されるデータは、中央処理装置２からアドレスバス
６およびアドレスデコーダ４を介して供給されるアドレ
ス信号によって指定されるデータメモリ３のアドレスに
書き込まれる。またデータの読出しに際しては、中央処
理袋Ｗ２からアドレスバス６およびアドレスデコーダ４
を介してデータメモリ３の所定のアドレスが指定され、
そのアドレスから読み出されたデータがデータバス５を
介して端末機に送られる。

〔発明が解決しようとする問題点〕

ところで、かかるＩＣカードにおいては、データメモリ
に欠陥があったりすると、正しいデータが失なわれ、こ
のデータメモリから読み出されるデータに誤りが生ずる
。データメモリの欠陥がＩＣカードの使用前に既に存在
するものであるときには、予じめデータメモリの全ての
アドレスにテストデータを書き込み、これらを読み出す
ことによって欠陥箇所を検出することができるから、こ
の欠陥によってデータに誤りを生ずるアドレスには、デ
ータを書き込まないようにすればよい。しかしながら、
データを書き込んだ後に、長時間経過すると、書き込ま
れているデータの一部が変化してしまうこともあり、こ
のように、データメモリに欠陥が生ずると、これによる
読出しデータの誤りを避けることはできない。

また、データに誤り検出訂正符号を付加してデータメモ
リに記憶することにより、読出しデータの誤りを訂正す
ることができる。しかしながら、この方法による誤り訂
正能力には限界があり、誤りの数が多いときには、読出
しデータに誤りが残ってしまう。ＩＣカードに非常に重
要な内容のデータを記憶させる場合には、読出しデータ
に誤りが生ずることは許されるべきことではない。

さらに、ＩＣカードに外力が加わるなどしてデータメモ
リが故障したり、破損したりした場合には、記憶されて
いるデータが全て失なわれてしまうこともあり、また、
回路の断線などによってデータの読出しが全くできなく
なることもある。

このように、従来のＩＣカードは信頼性の面で問題があ
った。

本発明の目的は、かかる問題点を解消するものであって
、常にデータを誤りなく読み出すことができ、信頼性が
向上したＩＣカードを提供するにある。

〔問題点を解消するための手段〕

このために、本発明は、データメモリ装置として複数の
メモリ素子を用い、該メモリ素子の夫々に同一内容のデ
ータを記憶するとともに、該データメモリ装置からデー
タを読み出す際には、該メモリ素子の夫々の番地の同一
内容のデータが書き込まれたアドレスについて読み出す
ようにし、さらに、該メモリ素子の夫々から読み出され
たデータをビット毎に多数決をとってビットを判定し、
該判定によって得られたビットからなるデータを該デー
タメモリ装置の読出しデータとするものである。

（実施例〕以下、本発明の実施例を図面によって説明する。

第１図は本発明によりＩＣカードの一実施例を示すブロ
ック図であって、７はデータメモリ装置、８．９．１０
はメモリ素子、１１は多数決回路、１２はアドレスバス
、１３，１４．１５はデータバスであり、第２図に対応
する部分には同一符号をつけて重複する説明を省略する
。

第１図において、まず、データの書込みに際しては、端
末機（図示せず）からデータバス５を介して入力された
並列ビットのデータは、中央処理語Ｗ２で直列ビットの
データに変換された後、多数決回路１１でデータバス１
３，１４．１５に分配されてデータメモリ装置７を構成
するメモリ素子８，９゜１０に同時に供給される。また
、中央処理装置２からアドレスバス６、アドレスデコー
ダ４およびアドレスバス１２を介して同一のアドレス信
号がメモリ素子８．’９．１０に供給される。メモリ素
子８゜９．１０では、このアドレス信号で指定されたア
ドレスに同時にデータバス１３，１４．１５からのデー
タが書き込まれる。

このようにして、データバス５を介してデータが入力さ
れると、このデータはアドレスバス１２から供給される
アドレス信号によって指定されるメモリ素子８，９．１
０の夫々のアドレスに書き込まれる。したがって、メモ
リ素子８，９．１０の互いに同じ番地である夫々のアド
レスには、互いに同一内容のデータが記憶される。

次に、このデータメモリ装置７からデータを読み出すに
際しては、中央処理装置２は、アドレスバス６、アドレ
スデコーダ４およびアドレスバス１２を介してメモリ素
子８，９．１０にアドレス信号を送る。メモリ素子８．
９．、．１０では、このアドレス信号で指定される互い
同一番地のアドレスから同時に直列ビット列としてデー
タが読み出され、各々データバスｊ３，１４．１５を介
して多数決回路１１に供給される。

多数決回路１１では、夫々のデータの同時に供給された
ビットは“１”が多いか“０”が多いかを判定し、“１
”が多いときには“１”ビットを、“０″が多、いとき
には″０″ビットを出力し、夫々のデータの同時に供給
されるビット毎にかかる多数決判定を行なう。かかる多
数決判定によって得られたビットからなるデータは、中
央処理装置２で並列ビットに変換された後、データメモ
リ装置７から読み出されたデータとして、データバス５
を介して端末機に送られる。

この実施例によると、メモリ素子８，９．１０間で同一
番地のアドレスに欠陥が生ずるごとはほとんど起り得な
いから、メモリ素子８．、．９．１０の夫々に欠陥があ
ったとしてもくデータバス、１３．１４．１５を介して
多数決回路１１に同時に供給される３個のビットのうち
、少なくとも２個のビットは正しいものである。したが
って、多数決回路１１から出力されるデータは、誤りが
除かれたものとなる。また、外圧が加わるなどしてメモ
リ素子８，９．１０のいずれかが破壊されたり、回路が
断線などしてデータの読出しが不能となっても、残りの
メモリ素子からデータを読み出すことができる。・この
ことから、記憶されているデータの信顛性が大幅に向上
する。

第３図は第１図における多数決回路１１の一具体例を示
す回路図であって、５′はデータバス、１６．。

１６□、１ｆ）３．１７はトライステートバッファ、１
８．。

１８□、１Ｂ３　ｌはアンドゲート、１９はオア回路、
２０は入力端子であり、第１図に対応する部分には同一
符号をつけている。

中央処理装置２（第１図）と多数決回路１１との間のデ
ータバス５′と、多数決回路１１とデータメモリ装置７
（第１図）との間のデータバス１３．１４゜１５は夫々
１本の信号線からなる。入力端子２０には、中央処理装
置２から書込／読出選択信号（以下、Ｗ／Ｒセレクト信
号という）Ｓが供給され１、これによってトライステー
トバッファ（以下、ＴＳバッファという）１６．〜１Ｆ
３３．１７を制御する。

まず、データの書込みに際しては、入力端子２０からの
Ｗ／Ｒセレクト信号は高レベル（すなわち、“Ｉ”）と
なり、ＴＳバッファ】６．〜１６３は末々データバス１
３．１４．１５をデータバス５′に接続する。

これに対して、ＴＳバッファ１７とオア回路１９の出力
端子音データバス５′から切離す。

そこで、中央処理装置２（第１図）からの直列ビットの
データは、データバス５′からＴＳＳバラファ１６．〜
１６３を介してデータバス１３，１４．１５に分配され
、同時にメモリ素子８．　９．１０　　（第１図）に供
給される。

データの読出しに際しては、入力端子２０からのＷ／Ｒ
セレクト信号は低レベル（すなわち、“０“）となり、
ＴＳバッファ１６．〜１６３が夫々データハス１３．１
４．１５をデータバス５′から切離すとともに、ＴＳＳ
バッファ１フオア回路１９の出力端子をデータバス５′
に接続する。

そこで、データバス１３，１４．１５を介してメモリ素
子８，９．１０から読み出されたデータが並列に供給さ
れるが、データバス１３のデータはアントゲ−）１Ｂ、
　、　１Ｂ□に、データバス１４のデータはアンドゲー
ト１Ｂ、　、　１８３に、また、データバス１５のデー
タはアンドゲート１８□、１８３に夫々供給される。

アンドゲート１８．〜１８□は夫々オア回路１９に供給
される。ここで、データバス１３，１４．１５から同時
に供給されるデータビットとオア回路１９の出力ビット
との関係を示すと、次の表のようになる。

（以下余白）（表）この表から明らかなように、オア回路１９の出力ビット
のレベルは、データバス１３．１４．１５かう同時に供
給されるビットの多い方のレベルに一致する。

すなわち、これらビットのレベルが多数決判定され、多
い方のレベルに一致したレベルのビットがオア回路１９
から得られる。このオア回路１９の出力ビットは、ＴＳ
バッファ１７．データバス５′を介して中央処理装置２
に供給される。

以上、この実施例では、データメモリ装着７は３個のメ
モリ素子からなるものとしたが、４個以上のメモリ素子
からなるものとしてもよい。また、データメモリ装置７
からのデータの多数決判定をハードウェアで構成したが
、中央処理装置２でソフトウェアで多数決判定するよう
にしてもよい。

この場合には、中央処理装置２内で、各メモリ素子から
のデータを内部メモリの異なる領域に記憶し、内部レジ
スタを用いて夫々のデータの多数決判定を行なう。

なお、上記実施例では、同一内容のデータをメモリ素子
８．９．１０の同一番地に格納するようにしたが、これ
に限らず、異なる番地に記憶するようにしてもよい。こ
の場合には、データの読出しの際、メモリ素子８，９．
１０は同一内容のデータを同時に書き込んだ番地が同時
に指定されることはいうまでもない。

〔発明の効果〕

以上説明したように、本発明によれば、データメモリ装
置に同一内容のデータを複数記憶するとともに、該デー
タメモリ装置から同一内容のデー夕を同時に読み出して
ビット毎に多数決判定をするものであるから、同時に読
み出されるデータのいずれかに誤りがあっても、多数決
判定によってこの誤りを除くことができるし、また、デ
ータメモリ装置からは同一内容のデータのうちの１つが
読出し不能となっても、データの続出しには何らさしつ
かえるものでなく、信顛性が大幅に向上したＩＣカード
を提供することができる。

【図面の簡単な説明】

第１図は本発明によるＩＣカードの一実施例を示すブロ
ック図、第２図は従来のＩＣカードを示すブロック図、
第３図は第１図における多数決回路の一興体例を示すブ
ロック図である。２・・・中央処理装置、７・・・データメモリ装置、８
゜９．１０．・・・メモリ素子、１１・・・多数決回路
、１２・・・アドレスバス、１３，１４．１５・・・デ
ータバス。第１区５　　　　第　２　凶胃り可第３区

Claims

【特許請求の範囲】

　データメモリ装置を備えたＩＣカードにおいて、該デ
ータメモリ装置は複数の同一内容のデータを記憶するよ
うにした複数のメモリ素子からなるとともに、該メモリ
素子の同一内容のデータを書き込んだ夫々のアドレスか
ら同時に読み出された複数のデータが供給されビツト毎
に該複数のデータの多数決をとる多数決回路を設け、該
多数決回路の出力データを該データメモリ装置からの読
出しデータとすることを特徴とするＩＣカード。