JPS61214199A - 記憶回路パツケ−ジ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 記憶回路をパッケージ化したものであって、パッケージ
アドレスを任意に設定できる直列書込みレジスタを有し
、容易に積層して所要の記憶容量を形成することができ
るパッケージ構造を有する。

〔産業上の利用分野〕

本発明は記憶回路パッケージに関するものである。

ディジタル信号のデータを格納する記憶回路は情報処理
装置を始めとして、電子応用機器の主要な構成部分とな
っている。

記憶回路の記憶容量は用途によって異なり、合理的な記
憶部を構成するためには、用途に適した所要の記憶容量
をもつ必要がある。

しかも、各種用途に用いられる記憶部にあっては、用途
に応じて記憶単位のユニットのアドレスを変更して記憶
容量の集散が容易にできる必要がある。

従って、記憶部を合理的に構成するためには、記憶素子
と読取り／書込みに必要な機能を集約して単位記憶回路
としての機能をもち、しかも、パンケージ化された構造
で、かつ積層してその占有する面積を小さくできる構造
を持つ記憶回路パッケージが要望されている。

〔従来の技術〕

従来の方式の記憶部の記憶単位として、アドレス信号に
よって記憶回路のデータを読取り、或いは格納されたデ
ータを読み出す機能を構成するためには、記憶素子と制
御素子（デコーダやゲート回路等の論理回路素子）をプ
リント板に搭載し、これらの素子間を配線を施して単位
記憶機能を有するプリント板ユニットとしている。

また、通常はこの記憶プリント板ユニットは記憶部にお
けるアドレスが固定されているが、アドレスを変更する
場合はアドレス設定部回路の配線変更を行うか、あるい
は、スイッチによる設定変更が行われる。

〔発明が解決しようとする問題点〕

プリント板ユニットで構成された記憶部は記憶容量を用
途に応じて変更すること、即ちアドレスを変更してその
用途に応じるのが煩わしく、記憶容量の合理的活用に不
便であった。

しかも、大容量の記憶回路を構成するためにはプリント
板を並行配設するコネクタボードを必要とし、かつ大き
い実装空間を必要とした。

一方では、大容量の記憶回路ユニットを構成するために
は、プリント板ユニットの有するそれぞれの機能を充分
活かすことができるが、所要の記憶容量ではプリント板
ユニットの有する全ての機能を充分に活用できないで、
その一部を使用するに過ぎない場合があって、実装上無
駄な場所を要するのも止むを得ないこともあった。

本発明はこのような不合理な問題点を解決し、記憶回路
の最小単位をパフケージ化して所要の記憶容量を得ると
ともに、アドレスを容易に設定できるようにし、かつ、
実装スペースを節減した記憶回路パフケージを提供する
ことを目的としている。

ｃ問題点を解決するための手段〕 第１図は本発明の記憶回路パッケージの原理ブロック図
を示す。

記憶素子を基本素子として構成される記憶回路ｌと、予
めそのパフケージのアドレスを格納したレジスタ２と、
外部から入力されたアドレス指定信号とレジスタ２の内
容を比較する比較回路３の一致信号によってゲート４を
解放するするようにし、これらの回路を一体として１個
のパッケージに組み込む。更に、容易に積層して接続で
きるようなパフケージ構造になっている。

〔作用〕

記憶回路のアドレスを格納するレジスタの出力端子が積
層した場合に隣接するパッケージの入力端子位置にある
ので、端子間接続が容易な構造である。

パッケージアドレスを格納するレジスタは隣接するパッ
ケージのレジスタに接続されて、直列レジスタを構成す
るので、外部から容易にパッケージアドレスの変更がで
きる。

また、パッケージが容易に積層できるので、実装密度の
高い記憶部を構成できる。

〔実施例〕

以下、図面を参照してこの発明の実施例を詳細に説明す
る。

第２図は本発明の記憶回路パッケージの内部構成ブロッ
ク図と記憶回路パフケージ間の接続図、第３図は本発明
の記憶回路パッケージを積層した構成図である。

記憶回路１は記憶素子を基本としてその複数個で構成さ
れ、アドレス信号入力端子１１、データ入力端子１２、
データ出力端子１３、読み出し／書込み制御信号入力端
子１４があって、読み出し信号によって、アドレス信号
で指示されたアドレスに格納されているデータがデータ
出力端子１３に読み出され、あるいは書込み信号によっ
てアドレス信号で指示されたアドレスにデータ入力端子
１２に到来したデータが書込まれる。

レジスタ２は直列レジスタであって、クロック信号入力
端子２１から入力するクロック信号によって、レジスタ
入力端子２２からのディジタル信号が読み込まれ、既存
のデータがレジスタ出力端子２３から直列に順次送り出
される。

レジスタの出力端子２３が隣接する記憶回路パッケージ
１０のレジスタの入力端子２２に接続され、更にその出
力端子２３が次に隣接する記憶回路パッケージ１０のレ
ジスタの入力端子２２に順次接続されると、複数個の記
憶回路パッケージＩＯで構成される１組の記憶モジュー
ルを通じて１つの直列レジスタを形成することになる。

この直列レジスタに１連のアドレスデータを送り込むこ
とによって、各パッケージ毎のアドレスを格納する手順
が短時間で完成する。

比較回路３は外部から入力するパンケージアドレス信号
とレジスタ２に格納された内容とを比較し、一致がとれ
ると一致信号を出力する。

この一致信号が、記憶回路１のデータ入力端子１２、デ
ータ出力端手工３、読み出し／書込み制御端子１４に設
置されているゲート４を解放し、記憶回路ｌは外部から
の各信号に対してアクセスできるようになる。

以上、記憶回路１、レジスタ２、比較回路３、ゲート４
を一体として記憶回路パッケージ１０を構成する。

この記憶回路パッケージ１０のレジスタの入力端子２２
と出力端子２３とのみを置き換えた端子形式の２種類の
パッケージをパッケージＡとパッケージＢとし、この２
種類のパッケージを交互に積み重ねる。

このようにすると、レジスタの入力端子２２と出力端子
２３が第３図のように近接し、接続するのに都合のよい
位置に配置される。

その他の記憶回路パッケージ１０の端子はそれぞれの端
子毎に共通接続され、積層された記憶モジュールの共通
端子として外部回路に接続される。

〔発明の効果〕

以上述べてきたように、本発明によれば記憶回路の単位
パフケージを積層して実装密度を高め、且つ直列レジス
タによってパッケージアドレスを容易に書込むことので
きる実用上極めて有用な記憶回路パッケージである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の詳細な説明する図、 第３図は記憶回路パッケージによる積層構成図である。 図において、 １は記憶回路、 ２はレジスタ、 ３は比較回路、 ４は抑止ゲート、 １０は記憶回路パッケージである。

Claims (1)

1. 【特許請求の範囲】 　パッケージアドレスを格納する直列に書込み可能なレ
   ジスタ（２）と、 複数個の記憶素子よりなる記憶回路（１）と、前記パッ
   ケージアドレスと外部指定アドレスとを比較する比較回
   路（３）と、 前記比較回路（３）の一致信号によって、前記記憶回路
   （１）の読取り／書込みを許可するゲート回路（４）と
   でパッケージを構成することを特徴とする記憶回路パッ
   ケージ。