JP2563473B2

JP2563473B2 - ２進演算器

Info

Publication number: JP2563473B2
Application number: JP63110889A
Authority: JP
Inventors: 源助後藤; 元久保沢
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-07
Filing date: 1988-05-07
Publication date: 1996-12-11
Anticipated expiration: 2011-12-11
Also published as: JPH01281529A

Description

【発明の詳細な説明】〔目的〕概要産業上の利用分野従来の技術（第15図、第16図、第17図）発明が解決しようとする課題課題を解決するための手段（第１図、第２図）作用実施例原理（第３図）第１実施例（第３図、第４図）第２実施例（第５図）第３実施例（第６図）第４実施例（第７図）第５実施例（第８図）第６実施例（第９図）第７実施例（第10図）第８実施例（第11図）第９実施例（第12図、第13図、第14図）第10実施例発明の効果〔概要〕ディジタル回路の２進基礎演算器に係り、特に並列全
加算器および並列全減算器における群先見桁上げ処理回
路の改良に関し、群桁上げ選択加算または減算方式を用いた並列２進演
算器において、高速性を犠牲にすることなく回路の構成
素子数を削減しうる２進演算器を提供することを目的と
し、並列全加算器にあっては、２つのｎビット進数データ
を入力として、各桁の桁上げ制御信号および桁上げ発生
信号を生成する手段と、前記２つのｎビット２進数デー
タを所定のビット数ごとに群分けし、群分けされた各デ
ータに対応する前記各桁上げ制御信号、桁上げ発生信号
および真の桁上げ信号に基づいて並行処理により前記２
つのｎビット２進数データの算術和を演算して真の和信
号を生成する群加算手段と、前記桁上げ制御信号および
桁上げ発生信号に基づいて前記各群に対応する群桁上げ
制御信号および群桁上げ発生信号を生成する手段と、を
備えた２進演算器において、前記群桁上げ制御信号およ
び群桁上げ発生信号に基づいて累積群桁上げ制御信号お
よび累積群桁上げ発生信号を生成する手段と、前記累積
群桁上げ制御信号、累積群桁上げ発生信号および当該群
への桁上げ信号により真の桁上げ信号を生成する手段
と、を備えて構成する。

〔産業上の利用分野〕

本発明はディジタル回路の２進基礎演算器に係り、特
に並列全加算器および並列全減算器における群先見桁上
げ処理回路の改良に関する。

情報量の増大に伴い、計算機によるデータ処理の高速
化が要求される。このデータ処理の高速化の一手法とし
て、桁上げ先見（CLA:Carry Look Ahead）法が知られて
いる。この桁上げ先見法は予め各桁ごとに必要な桁上げ
を先見することにより加算速度を高速化しようとするも
のである。しかし、この桁上げ先見法によればデータ長
の増大に伴って限りなく演算素子の増大を招くこととな
るため、あまり実用的でない。

一方、データ長が特に長い場合（例えば、32ビット、
64ビット）に好適な手法として桁上げ選択加算（Carry
Select Adder）法が知られている。この桁上げ選択加算
法によれば、データを複数の群に分割し、各群の加算器
において下位群からの真の桁上げ信号が生成される以前
に前もって桁上げが“0"であると仮定した場合の和信号
および桁上げが“1"であると仮定した場合の和信号をそ
れぞれ生成しておく。そして下位群の加算器からくり上
ってくる真の桁上げ信号が入力された時点で、その真の
桁上げ信号の論理に対応する仮の和信号（“0"のものか
“1"のものかのいずれか一方）を選択し、その選択した
仮の和信号をその群加算器の真の和信号として出力す
る。

〔従来の技術〕

第15図に、上記桁上げ選択加算法を用いた高速並列全
加算器による64ビットALU（Arithmetic Logic Unit）の
例を示す。

このALUは大別して、先見法により真の桁上げ信号が
“0"の場合および“1"の場合の各仮の桁上げ信号を生成
する和信号生成部と、同様の先見法で真の桁上げ信号が
“0"の場合および“1"の場合の各仮の桁上げ信号を生成
して最終的に真の桁上げ信号を生成する桁上げ信号生成
回路と、生成された真の桁上げ信号により上記仮の和信
号を選択する選択回路と、から構成される。以下、第15
図を参照し、各構成要素別に詳述する。

処理データ処理すべきデータは、一般に、２つのｎビット２進数
A,Bであり、ここでは64ビットのデータであるとする。
Ａは被加数Ｂは加数であり、ALUは被加数Ａと加数Ｂと
の算術和Ｆを算出するものである。

以下の説明においては、説明を簡単にするため、一般
化して、データA,Bおよび算術和Ｆの第ｉ桁（ｉ＝0,1,
2,…ｎ−１）の各ビットをそれぞれA_i，B_i，F_iとし、そ
の他の各信号にも“i"の添字を附して表現するものとす
る。

以上の64ビット入力データＡ（A₀，A₁，A₂，…，
A₆₃）およびＢ（B₀，B₁，B₂，…，B₆₃）はユニット・ロ
ジック・ブロック（以下、ULB:Unit Logic Biock回路と
いう。） ULB回路100 ULB回路100は、各入出データの各桁のビットに対応し
て設けられ、０〜63の64個設けられている。各ULB回路1
00は後段において桁上げ選択加算を行うのに必要な信号
（すなわち桁上げ制御信号P_iおよび桁上げ発生信号G_iの
２つの信号）を生成する回路である。

ここに、桁上げ制御信号P_iは P_i＝A_iB_i …（１）の排他的論理和（EOR）で与えられる。また、桁上げ発
生信号Ｇは G_i＝A_i・B_i …（２）の論理積（AND）で与えられる。

このようにして、生成された桁上げ制御信号P_iおよび
桁上げ発生信号G_iはそれぞれ自らが属すべき群の桁上げ
選択加算回路（以下、CSA:Carry Select Adder回路とい
う。） 101に入力される。

なお、各ULB回路100に与えられている信号I₀〜I₃は桁
上げ制御信号P_i、桁上げ発生信号I₀〜I₃は桁上げ制御信
号P_i、桁上げ発生信号G_iとして何を出力するかを指定す
るための信号であり、本発明の加算器構成には直接関係
しないので説明は省略する。

CSA回路101 CSA回路101は、入力データA,Bを所定ビット数（この
例では、４ビット）ごとに群に分割し、その各群に属す
るビットごとに仮の和信号F_i(0)，F_i(1)を下位群からの
真の桁上げ信号Ｃ_Ｍ′−１が生成される以前に前もって
生成しておく回路である。なおＭ′は第ｉ桁の属する群
加算器（CSA回路）内で処理すべき信号の最下位桁を表
わすものとする。また、一つの群加算器内で処理する信
号桁数をｍ′とする。仮の和信号F_i(0)は真の桁上げ信
号Ｃ_Ｍ′−１が“0"であると仮定した場合、F_i(1)はＣ
_Ｍ′−１が“1"であると仮定した場合の仮の和信号をそ
れぞれ示している。また、CSA回路101は、上記仮の和信
号F_i(0)，F_i(1)の他に、後述する群先見桁上げ処理回路
（以下BLACG:Blook Look Ahead Carry Generater回路と
いう。）105で使用するための群桁上げ制御信号BP_iおよ
び群桁上げ発生信号BG_iを生成する。

ここで、第16図にCSA回路101の具体例を示し、以下説
明する。この第16図は、第15図における第１群（入力デ
ータA₀〜A₃，A₀〜A₃を受けもつ群）のCSA回路101_-1を例
に示したものである。この第16図のうち（ａ）はシンボ
ル化した図、（ｂ）は詳細回路図である。

この第16図（ｂ）に示すように、CSA回路101_-1は、UL
B回路100からの各ビットに対応する桁上げ制御信号P₀〜
P₃および桁上げ発生信号G₀〜G₃を入力とする。回路構成
素子としては、CMOSトランジスタを用い、 NAND回路、インバータ回路およびEOR回路の組み合せで
構成される。なお、バイポーラトランジスタなど他のデ
ィジタル素子を使用して構成可能であることはいうまで
もない。

このCSA回路101_-1は大別して５つのブロックで構成さ
れる。第１ブロックでは第０ビットに関する仮の和信号
F₀₍₀₎，F₀₍₁₎を生成する。第２図ブロックでは第１ビッ
トに関する仮の和信号F₁₍₀₎，F₁₍₁₎を生成する。第３ブ
ロックでは第２ビットに関する仮の和信号F₂₍₀₎，F₂₍₁₎
を生成する。第４ブロックでは第３ビットに関する仮の
和信号F₃₍₀₎，F₃₍₁₎を生成する。また、第５ブロックで
は第３ビット（すなわち第１群における最上位桁）に関
する群桁上げ制御信号BP₃および群桁上げ発生信号BG₃を
生成する（部分回路103）。

以上のようにして生成された各仮の和信号F₀₍₀₎，F
₀₍₁₎〜F₃₍₀₎，F₃₍₁₎は対応する第１マルチプレクサ回路
（以下、第1MPX回路という。）102に選択待ちの状態で
出力される。また、群桁上げ制御信号BP₃および群桁上
げ発生信号BG₃は、BLACG回路105の入力信号の一部とし
て出力される。

以上は１つのCSA回路101_-1について説明したが、他の
群を受けもつCSA回路についても対応する入力データご
とに同様な構成となるので、それぞれの説明は省略す
る。

BLACG回路105 BLACG回路105は、各群のCSA回路101内の部分回路103
からの群桁上げ制御信号BP_iおよび群桁上げ発生信号BG_i
をさらに所定数（この例では、４つ）の群に分割し、そ
の各群に属する群桁上げ制御信号BP_iおよび群桁上げ発
生信号BG_iごとに仮の桁上げ信号C_i(0)，C_i(1)を下位群
からの真の桁上げ信号Ｃ_Ｍ−ｍ′が生成される以前に前
もって生成しておく回路である。なお、Ｍは第ｉ桁の仮
の桁上げ信号C_i(0)，C_i(1)を生成する回路が属するBLAC
G回路内で処理すべき信号の最下位桁を表すものとす
る。かつ、Ｍ＜Ｍ′−１とする。

仮の桁上げ信号C_i(0)は真の桁上げ信号C_M-1が“0"であ
ると仮定した場合，C_i(1)はC_M-1が“1"であると仮定し
た場合の信号である。

ここで、第17図にBLACG回路105の具体例を示し、以下
説明する。この第17図は、第15図における第１群（入力
信号BP₃，BG₃，BP₇，BG₇，BP₁₁，BG₁₁およびBP₁₅，BG₁₅
を受けもつ群）のBLACG回路105_-1を例に示したものであ
る。この第17図のうち、（ａ）はBLACG回路105_-1をシン
ボル化した図、（ｂ）は詳細回路図である。

この第17図（ｂ）に示すように、BLACG回路105_-1は、
前段の各CSA回路101内の部分回路103からの各群桁上げ
制御信号BP₃，BP₇，BP₁₁，BP₁₅および各群桁上げ発生信
号BG₃，BG₇，BG₁₁，BG₁₅を入力とする。回路はCMOSトラ
ンジスタを用いてNAND回路およびインバータ回路の組み
合せで構成される。なお、CMOSに限らずバイポーラトラ
ンジスタなど他のディジタル素子を用いても構成可能で
ある。

BLACG回路105_-1は大別して４つのブロックで構成され
る。第１のブロックでは群桁上げ制御信号BP₃および郡
桁上げ発生信号BG₃に基づいて仮の桁上げ信号C₃₍₀₎，C
₃₍₁₎を生成する。以下同様にして、第２のブロックでは
BP₃〜BP₇，BG₃〜BG₇によりC₇₍₀₎，C₇₍₁₎を生成する。第
３のブロックではBP₃〜BP₁₁，BG₃〜BG₁₁によりC₁₁₍₀₎，
C₁₁₍₁₎を生成する。第４のブロックではBP₃〜BP₁₅，BG₃
〜BG₁₅によりC₁₅₍₀₎，C₁₅₍₁₎を生成する。

このようにして生成された各仮の桁上げ信号C₃₍₀₎，C
₃₍₁₎，C₇₍₀₎，C₇₍₁₎，C₁₁₍₀₎，C₁₁₍₁₎およびC₁₅₍₀₎，C
₁₅₍₁₎は対応するマルチプレクサ回路（以下、第2MPX回
路）104に選択待ちの状態で出力される。

以上は１つのBLACG回路105_-1について説明したが、他
の群を受けもつBLACG回路についても上記同様の構成と
なるのでそれぞれの説明は省略する。

第2MPX回路104 第2MPX回路104は、各BLACG回路105からの仮の桁上げ
信号C₃₍₀₎，C₃₍₁₎〜C₁₅₍₀₎，C₁₅₍₁₎のうち各仮の桁上げ
信号対C₃₍₀₎，C₍₁₎…のいずれか一方（つまり、桁上げ
“0"の場合か、又は“1"の場合のいずれか一方）を下位
群の第2MPX回路104の最上位桁の信号である真の桁上げ
信号C_in，C₁₅，C₃₁，C₄₇の入力時点で選択するセレクタ
である。

この仮の桁上げ信号の選択動作は、まず最下位群の第
2MPX回路104に真の桁上げ信号C_inが入力されることによ
り始まり、第１群の選択終了時点で最上位の桁上げ信号
C₁₅がその上位の第2MPX回路104に対する真の桁上げ信号
としてくり上げられ、以下順に上位の群に向かってくり
上げられていく。

一方、各第2MPX回路104において選択された仮の桁上
げ信号のいずれか一方である真の桁上げ信号C₃〜C₁₅，C
₁₉〜C₃₁，C₃₅〜C₄₇，C₅₁〜C₆₃は対応する第1MPX回路102
に対し、選択信号として出力される。

第1MPX回路102 第1MPX回路102は第2MPX回路104からの桁上げ信号C₃〜
C₁₅，C₁₉〜C₃₁，C₃₅〜C₄₇，C₅₁〜C₆₃を受けて、各CSA回
路101から出力される仮の和信号F_i(0)，F_i(1)のいずれ
か一方を選択出力する。選択は各第1MPX102に入力され
る桁上げ信号Ｃ_Ｍ′−１の内容（“0"又は“1"）に応じ
て行なわれる。選択された仮の和信号F_i(0)又はF_i(1)は
当該CSA回路101における真の和信号（具体的にはF₀〜F
₆₃）として出力され、これで一つの群の加算演算が終了
する。

以上の説明は、並列全加算器の例で説明したが、並列
全減算器に適用が可能である。並列全減算器を構成する
場合、第ｉ桁に関し、ULB回路100で生成する桁借り制御
信号P_iとし、かつ桁借り発生信号をG_iとして構成すれば
よい。すなわち、Ａを被減数、Ｂを減数とする減算Ｆ＝
Ａ−Ｂにおいて桁借り制御信号P_iは、の排他的論理和の否定（ENOR）で求める。また、桁借り
発生信号G_iは、 G_i＝A_i・B_i …（４）で求めればよい。その他は、桁上げ信号を桁借り信号と
して取扱い、最下位桁より順次桁借り信号を処理するこ
とにより上記同様の構成手法で全減算器を構成すること
ができる。但し、各桁の真の差信号F_iは、の排他的論理和の否定（ENOR）で求められる。

以上に述べたように、従来の桁上げ選択加算法を用い
た並列全加算器によれば、32ビット、64ビット等の長大
データを高速処理する場合に威力を発揮する等、その機
能面において優れたものである。

〔発明が解決しようとする課題〕

しかしながら、上記従来の桁上げ選択加算法を用いた
並列全加算器においては、BLACG回路105の回路構成素子
数が多く、単純なCLA法に比べても倍増するという問題
がある。

すなわち、上記従来例はCSA回路101において予め２つ
の仮の和信号F_i(0)，F_i(1)を用意しておき、BLACG回路1
05により生成される真の桁上げ信号の内容が決定した時
点で、その内容に応じていずれか一方の仮の和信号F
_i(0)またはF_i(1)を真の和信号F_iとして選択出力するも
のである。したがって、演算速度は真の桁上げ信号をい
かに速く生成できるかによって決まる。そこで、この真
の桁上げ信号を高速生成するために、先の述べたように
BLACG回路105では４桁ごとに群分けし、先見処理法によ
り２つの仮の桁上げ信号C_i(0)，C_i(0)を用意し、第2MPX
回路104において下位桁からの真の桁上げ信号Ｃ
_Ｍ−ｍ′が確定した時点で仮の桁上げ信号C_i(0)またはC
_i(1)のうちのいずれか一方を真の桁上げ信号C_iとして選
択出力するようになっている。このような構成の結果、
必ず２つの仮の桁上げ信号C_i(0)，C_i(1)を時間的に並列
生成する必要があり、この並列生成のための生成回路が
上記回路素子数の増大を招く原因となっている。

BLACG回路105内において２つの仮の桁上げ信号
C_i(0)，C_i(1)を並列生成するのに要する回路は、第ｉ桁
に関していえば当該第ｉ桁の所属するBLACG回路105内の
各桁の群桁上げ制御信号BP_iおよび群桁上げ発生信号BG_i
を処理するものであり、かなりの重複部分（つまり、同
様な信号を重複して生成する部分）を含んでいる。この
重複部分を桁上げ選択加算方式の高速性を阻害しない範
囲で除去すれば、回路構成の簡素化ならびに回路の構成
素子数を減らすことが可能である。もともと、仮の桁上
げ信号C_i(0)およびC_i(1)の２つの信号は各桁の真の桁上
げ信号C_iを生成するうえでは冗長な情報を含んでいる。

本発明は、桁上げ選択加算（または減算）方式を用い
た配列２進演算機器において、高速性を犠牲にすること
なく、回路の構成素子数を削減しうる２進演算器を提供
することを目的とする。

〔課題を解決するための手段〕

第１図に、本願の請求項１に対応するブロック図を示
す。第１図に示すように、本発明に係る２進演算器であ
る並列全加算器は２つのｎビット２進数データ（A,B）
を入力として、各桁の桁下制御信号（P_i）および桁上げ
発生信号（G_i）を生成する手段（100）と、前記２つの
ｎビット２進数データ（A,B）を所定のビット数ごとに
群分けし、群分けされた各データに対応する前記各桁上
げ制御信号（P_i）、桁上げ発生信号（G_i）および真の桁
上げ信号（Ｃ_Ｍ′−１）に基づいて並行処理により前記
２つのｎビット２進数データ（A,B）の算術和を演算し
て真の和信号（F_i）を生成する群加算手段（101）と、
前記桁上げ制御信号（P_i）および桁上げ発生信号（G_i）
に基づいて前記各群に対応する群桁上げ制御信号（B
P_i）および群桁上げ発生信号（BG_i）を生成する手段（1
03）と、を備えた２進演算器において、前記群桁上げ制
御信号（BP_M〜BP_Ｍ′−１）および群桁上げ発生信号BG_M
〜BG_Ｍ′−１）に基づいて累積群桁上げ制御信号（CP
_Ｍ′−１ ^＊）および累積群桁上げ発生信号（CG_Ｍ′−１
^＊）を生成する手段（106）と、前記累積群桁上げ制御
信号（CP_Ｍ′−１ ^＊）、累積群桁上げ発生信号（CG
_Ｍ′−１ ^＊）および当該群への桁上げ信号
（Ｃ_Ｍ−ｍ′）により真の桁上げ信号（Ｃ_Ｍ′−１）を
生成する手段（107）と、を備えて構成する。

〔作用〕

請求項１記載の並列全加算器において、２つのｎビッ
ト２進数データ（A,B）が入力されると、桁上げ制御信
号および桁上げ発生信号生成手段（100）から桁上げ制
御信号（P_i）および桁上げ発生信号（G_i）が出力され
る。

桁上げ制御信号（P_i）および桁上げ発生信号（G_i）は
群加算手段（101）と、群桁上げ制御信号および群桁上
げ発生信号生成手段（103）にそれぞれ与えられる。

群加算手段（101）では入力された桁上げ制御信号（P
_i）および桁上げ発生信号（G_i）に基づいて仮の和信号F
_i(0)，F_i(1)を生成する。仮の和信号F_i(0)は下位の群か
らの桁上げ信号（Ｃ_Ｍ′−１）が“0"の場合、仮の和信
号F_i(1)は同桁上げ信号（Ｃ_Ｍ′−１）が“1"の場合を
想定して予め生成される信号である。

群桁上げ制御信号および群桁上げ発生信号生成手段
（103）では桁上げ制御信号（P_i）および桁上げ発生信
号（G_i）に基づいて当該群加算手段（101）に対応する
群桁上げ制御信号（BP_i）および群桁上げ発生信号（B
G_i）を生成し、累積群桁上げ制御信号および累積群桁上
げ発生信号生成手段（106）に出力する。

累積群桁上げ制御信号および累積群桁上げ発生信号生
成手段（106）は、累積群桁上げ制御信号（CP_Ｍ′−１
^＊）および累積群桁上げ発生信号（CG_Ｍ′−１ ^＊）を生
成し、真の桁上げ信号生成手段（107）に出力する。

真の桁上げ信号生成手段（107）は累積群桁上げ制御
信号（CP_Ｍ′−１ ^＊）、累積群桁上げ発生信号（CG
_Ｍ′−１ ^＊）および下位群からの桁上げ信号（Ｃ
_Ｍ−ｍ′）に基づいて真の桁上げ信号（Ｃ_Ｍ′−１）を
生成し、これを上記群加算手段（101）に対し、予め生
成された仮の和信号F_i(0)またはF_i(1)の選択信号として
送る。

そして、群加算手段（101）は上記真の桁上げ信号
（Ｃ_Ｍ′−１）の内容（“0"又は“1"）に応じて仮の和
信号F_i(0)またはF_i(1)のいずれかを選択し、選択した和
信号を真の和信号（F_i）として出力する。

要約すると、請求項１記載の発明は、従来のように、
仮の桁上げ信号C_i(0)，C_i(0)の２つを同時生成して選択
出力するのではなく、CP^＊ _Ｍ′−１,CG^＊ _Ｍ′−１と真
の桁上げ信号（Ｃ_Ｍ−ｍ′）を用いて直接的に真の桁上
げ信号（Ｃ_Ｍ−１′）を生成するようにしたものであ
る。

〔実施例〕

次に、本願発明に係る各実施例を図面に基づいて説明
する。

原理まず、本発明の基本原理について説明する。説明を統
一的にするため、従来の64ビットALU（第15図）に準じ
た回路構成を第３図に示し、これに基づいて以下述べ
る。

いま、１個の群加算器であるCSA回路101は、ｍ′桁
（４ビット）の信号を同時処理するものとする。最下位
桁が第Ｍ′桁であるCSA回路101の内部において、第ｉ桁
に関し、群桁上げ制御信号BP_iと、群桁上げ発生信号BG_i
は次式（５），（６）で与えられる。

但し、ｉ＝Ｍ′＋ｍ′−1, Ｍ′＝0,m′,2m′,3m′… この最下位桁が第Ｍ′桁であるCSA回路101は、上記
（５），（６）式で与えられる群桁上げ制御信号BP_iお
よび群桁上げ発生信号BG_iを生成するとともに、仮の和
信号Ｆ_{ｉ′（０）},F_{ｉ′（１）}を生成する。ここに、Ｆ
_{ｉ′（０）},F_{ｉ′（１）}における“ｉ′”はｉ′＝
Ｍ′,M′＋1,…Ｍ′＋ｍ′−1,（Ｍ′＝0,m′,2m′,3
m′…）である。

一方、BLACG回路の105は上記のように生成された群桁
上げ制御信号BP_iと、群桁上げ発生信号BG_iをｍ桁ごとに
分けて処理するものとする。最下位桁が第Ｍ桁であるBL
ACG回路105において、累積群桁上げ制御信号CP_i ^*、累積
群桁上げ発生信号CG_i ^*を次の（６），（７）式により定
義する。

であり、〔ｘ〕はｘを越えない最大整数を与えるｘの関
数を表わす。

このようにして求められた累積群桁上げ制御信号C
P_i ^*、累積群桁上げ発生信号CG_i ^*と当該BLACG回路105へ
の真の桁上げ信号（下位群からの桁上げ信号）Ｃ
_Ｍ−ｍ′は第ｉ桁の真の桁上げ信号C_iとの間で、次の
（８）式の関係を有する。

C_i＝CG_i ^*＋CP_i ^*・Ｃ_Ｍ−ｍ′ ……（８）このように、仮の桁上げ信号C_i(0)，C_i(1)を予め生成
し、桁上げ信号Ｃ_Ｍ−ｍ′により、そのいずれかを選択
出力すのではなく、（６），（７）式で与えられる累積
群桁上げ制御信号CP_i ^*、累積群桁上げ発生信号CG_i ^*およ
び当該群のBLACG回路への桁上げ信号Ｃ_Ｍ−ｍ′のみに
よって直接的に第ｉ桁の真の桁上げ信号C_iを生成するよ
うにしたものである。このことにより、前述した冗長な
回路を除去することができ、回路の簡素化が可能であ
る。このとき、桁上げ信号Ｃ_Ｍ−ｍ′が入力された時点
から真の桁上げ信号C_iを生成されるまでに要する時間
（すなわち、遅延時間）を極力小さくするように考慮す
ることで、回路の簡素化とともに高速性を維持できる。

次に、第１図に上記基本原理を適用した実施例につい
て説明する。

第１実施例第３図に第１の実施例の概要を示す。従来の第11図と
異なる点は、BLACG回路105aの構成であり、他の入力デ
ータA,B,ULB回路100、CSA回路101、第1MPX回路102につ
いては同一の構成をとるので同一の符号を附してその説
明は省略する。

本実施例におけるBLACG回路105aは、従来のBLACG回路
105と比べて仮の桁上げ信号C_i(0)，C_i(1)を並列生成せ
ず、各ビットにつき累積群桁上げ制御信号CP_i ^*および累
積群桁上げ発生信号CG_i ^*を新たに導入して直接的に真の
桁上げ信号C_iを算出するという点において異なってい
る。

次に、第４図に、第１実施例に係るBLACG回路5aの具
体例を示す。この第４図は第３図における第１群の受け
もつBLACG回路105_a-1を例にして示したものである。こ
の第４図のうち、（ａ）はシンボル化した図、（ｂ）は
詳細回路図である。

この第４図（ｂ）に示すように、BLACG回路105_a-1はC
SA回路101からの群桁上げ制御信号BP₃，BG₃〜BP₁₅，BG
₁₅および桁上げ信号C_-1を入力とする。回路構成素子と
してはCMOSトランジスタを用い、NAND回路、インバータ
回路NOR回路およびEOR回路の各組合せで構成される。な
お、バイポーラトランジスタなど他のディジタル素子の
使用が可能である。

本発明の適用により従来回路に比べて真の桁上げ信号
C_iの生成に要する回路素子数がどのようになるか、ま
た、処理速度がどのようになるかという問題は、累積群
桁上げ制御信号CP_i ^*、累積群桁上げ発生信号CG_i ^*の生成
回路も含めて考える必要がある。

そこで、この第１実施例は、第16図の回路とほぼ同じ
手法により累積群桁上げ制御信号をCP_i ^*、累積群桁上げ
発生信号CG_i ^*を生成し、後述する第３実施例（第６図）
を簡略化した回路を用いて構成したものである。

このBLACG回路105_a-1は大別して５つのブロックで構
成される。第１ブロックでは下位群からの桁上げ信号C
_-1により第２桁上げ信号Ｃ′_-1，▲▼を生成す
る。

第２ブロックでは群桁上げ制御信号BP₃、群桁上げ発
生信号BG₃に基づいて累積群桁上げ制御信号CP₃ ^*、累積
群桁上げ発生信号CG₃ ^*を生成し、これらCP₃ ^*，CG₃ ^*と第
２桁上げ信号Ｃ′_-1，▲▼とにより第３桁に関
する真の桁上げ信号C₃を生成する。

以下、同様にして第３ブロックでは対応する群桁上げ
制御信号および群桁上げ発生信号から累積群桁上げ制御
信号および累積群桁上げ発生信号を生成し、第２桁上げ
信号Ｃ′_-1，▲▼により第７桁に関する真の桁
上げ信号C₇を生成する。同様に、第４ブロックでは真の
桁上げ信号C₁₁、第５ブロックでは真の桁上げ信号C₁₅を
それぞれ生成する。

以上のように、１つの群における真の桁上げ信号C₃，
C₇，C₁₁，C₁₅は仮の桁上げ信号C_i(0)，C_i(1)の両方を並
列生成することなく、直接生成される。したがって、従
来のように第2MPX回路104を必要としない。

以上のBLACG回路105aの回路素子の総数は126個であ
り、従来回路（第16図、BLACG回路105および第2MPX回路
104の和）の136個に比べ、10素子数少なく、かつ、従来
回路で桁上げ信号C₁₅₍₁₎を生成するのに使用される５入
力NAND回路が、本実施例ではインバータと２入力NORで
構成されているため、真の桁上げ信号C₁₅をより速く生
成することができ、全体の加算速度も向上する。

以上は１つのBLACG回路105_a-1について説明したが他
の群を受けもつBLACG回路についても同様な構成となる
ので、その説明は省略する。

第２実施例第５図に、第２実施例を示す。この第５図は第４図に
示すBLACG回路105のうち、基本原理に対応する部分（破
線の枠部分）、すなわち真の桁上げ信号C_iを生成する部
分についてのみ示し、他の部分は省略する。

この第２実施例は、上記（８）式に従って、累積群桁
上げ制御信号CP_i ^*、累積群桁上げ発生信号CG_i ^*および桁
上げ信号Ｃ_Ｍ−ｍ′をAND-OR−インバータにより処理し
た出力をインバータにより反転して真の桁上げ信号C_iを
得るものである。

この第２実施例によれば、最も少ない回路素子数によ
り構成可能である。しかし、処理時間の面では若干遅
い。しかし、その差は１〜1.5μmCMOS素子を用いた場
合、１〜2nsであり、64ビット全加算に要する時間15〜2
0nsの10％以下であり、実用上大きな問題とならない。

第３実施例第６図に、基本原理対応部分についての第３実施例を
示す。

この第３実施例は、次の（９）式に従って構成したも
のである。すなわち、（８）式は、次のように解釈でき
る。

C_i＝CG_i ^* （Ｃ_Ｍ−ｍ′＝“0"のとき）＝CG_i ^*＋CP_i ^* （Ｃ_Ｍ−ｍ′＝“1"のとき） …（９）この第３実施例によれば、第２実施例（第５図）に比
べて回路素子数が多くなるが、従来回路と比べて少なく
なり、処理速度の面では従来回路と同等であるのでC
P_i，CG_i回路を従来より高速化することにより、加算に
要する処理時間の短縮が可能である。

第４実施例第７図に基本原理対応部分についての第４実施例を示
す。

この第４実施例は（８）式において累積群桁上げ制御
信号CP_i ^*と累積群桁上げ発生信号CG_i ^*とが同時に“1"と
はならないことに着目して、次の（10）式に従って構成
したものである。すなわち、（８）式は、 C_i＝CG_i ^* （Ｃ_Ｍ−ｍ′＝“0"のとき）＝CG_iCP_i （Ｃ_Ｍ−ｍ′＝“1"のとき） …（10）で与えられる。

この第４実施例によれば、第３実施例（第６図）に比
べて回路素子数は増加するが、高速かつ素子数の少ない
EOR回路を用いることにより、従来回路に比べて高速か
つ簡素化が可能である。

第５実施例第８図に基本原理対応部分についての第５実施例を示
す。

この第５実施例は（８）式を次の（11）式のように変
形して、回路の簡素化を図ったものである。

C_i＝CG_i ^*（CP_i ^*・Ｃ_Ｍ−ｍ′） ……（11）第６実施例第９図に基本原理対応部分についての第６実施例を示
す。

この第６実施例は、第５実施例（第８図）のENOR回路
部分をトランスファーゲートTGを用いて構成したもので
ある。このように、トランスファーゲートTGを用いて回
路の簡素化が可能である。

第７実施例第10図に第７実施例を示す。

この第７実施例は（８）式において、累積桁上げ制御
信号CP_i ^*と累積桁上げ発生信号CG_i ^*とが同時に“1"とは
ならないことを考慮し、 C_i＝CG_i ^* （CP_i ^*＝“0"のとき）＝Ｃ_Ｍ−ｍ′ （CP_i ^*＝“0"のとき） …（12）と解釈した結果、得られたものである。

このように構成することで回路の簡素化ならびに処理
速度の高速化を図ることが可能である。

第８実施例第11図に第８実施例を示す。第11図（ａ）は本実施例
のBLACG回路105bをシンボル化した図、同図（ｂ）はそ
の詳細回路図である。

本実施例によるBLACG回路105bは、先に述べた第１〜
第７実施例のBLACG回路105aがCP_i ^*，CG_i ^*の生成回路と
して、HAND回路とインバータ回路による組合せ回路を用
いて構成したものであるのに対し、それらをトランスフ
ォーゲートTGのワイヤードOR回路とインバータ回路INV
との連鎖回路に置換えて構成し、先のBLACG回路105aと
同等の機能を確保したものである。

第11図（ｂ）に示すように、累積群桁上げ制御信号CP
_i ^*（（６）式）については、当該BLACG回路105b内の最
小桁である第３桁の群桁上げ制御信号BP₃とトランスフ
ァーゲートTGとインバータINVとの連鎖回路の入力端に
与え、各桁（第7,11,15桁）のトランスファーゲートを
その桁の群桁上げ制御信号BP_i（BP₇，BP₁₁，BP₁₅）によ
り、それぞれON-OFF制御し、トランスファーゲートTGが
OFFとなる桁では“0"に対応する信号を発生させて上位
桁に逐次伝搬させるようにしたものである。伝搬信号は
インバータINVを一段通過するごとに反転する。そこ
で、“0"対応信号の発生は累積群桁上げ制御信号CP_i ^*が
正転する桁では“0"信号、また反転する桁では“1"信号
を上位桁に伝搬させるようにプルダウン用NMOS素子、プ
ルアップ用PMOS素子を用いて対応させる。

一方、累積群桁上げ発生信号CG_i ^*（（７）式）につい
ては、上記累積桁上げ制御信号CP_i ^*の場合と同様に構成
する。すなわち、トランスファーゲートTGとインバータ
INVの連鎖回路への入力は当該BLACG回路105b内の最小桁
である第３桁の群桁上げ発生信号BG₃であり、各桁のト
ランスファーゲートTGをその桁の群桁上げ発生信号（BG
₇，BG₁₁，BG₁₅）によりそれぞれON-OFF制御する。トラ
ンスファーゲートTGがOFFとなる桁では群桁上げ発生信
号BG_iに対応した信号を発生させて順次上位桁に伝え
る。

なお、第11図においては、CP_i ^*生成回路において各ト
ランシファーゲートTG1段ごとにインバータINVを挿入し
ているが、トランスファーゲートTGの２段ごと、３段ご
ともしくはそれらの組み合せにより挿入して構成しても
よい。

本実施例において、累積桁上げ制御信号CP_i ^*、累積群
桁上げ発生信号CG_i ^*および桁上げ信号Ｃ_Ｍ−ｍ′（図で
はC_-1）により真の桁上げ信号C_iを生成する回路とし
て、第７実施例（第10図）の回路を用いている。

このような組み合せとすることにより、第１実施例
（第４図）の回路を用いるよりも少ない回路素子数で、
かつ、第３実施例（第６図）もしくは第４実施例（第７
図）の回路を用いる場合と同等の高速性を確保すること
ができる。

以上の本実施例において、回路素子数は69個であり、
従来例の136個に比べ半減させることができ、高速性を
犠牲にすることなく、回路素子数の大幅削減が可能とな
る。

回路素子数の減少と処理速度の高速性を同時に達成す
るためには、下位桁を処理するBLACG回路として第８実
施例（第11図）のBLACG回路105bを採用し、上位桁を処
理するBLACG回路として累積桁上げ制御信号CP_i ^*、累積
桁上げ発生信号CP_i ^*をトランスファーゲートTGとインバ
ータINVの連鎖回路で生成する回路と第３実施例（第６
図）とを組み合せた構成の回路を採用するとよい。

なお、上記の説明においては、群分けビット数ｍ＝
ｍ′＝４とした例を述べたが、一般にｍ≠ｍ′でよく、
またｍ≠４であってもよい。

また、処理すべきデータA,Bのうち、上記桁と下位桁
との相互間で群分けビット数ｍ（またはｍ′）の値が異
なっていてもよい。

さらに、下位桁において仮の和信号F_i(0)，F_i(1)を予
め生成しておくことを止め、真の和信号F_iを F_i＝P_iC_i-1 ……（13）として直接演算し、上位桁のみ桁上げ信号Ｃ_Ｍ′−１の
値によって仮の和信号F_i(0)，F_i(1)（もしくは他の同様
な信号）を選択出力する方式を用いて回路を一層簡略化
することも可能である。

第９実施例第12図〜第14図に、第９実施例を示す。本実施例にお
いて、第１〜第８の実施例および従来例と異なる点は、
BLACG回路の構成である。入力データA,B,ULB回路100、C
AS回路101、第1MPX回路102については同一の構成をとる
ので同一の符号を附してその説明は省略する。

本実例に係るBLACG回路105c,105dは群桁上げ制御信号
BP_i、群桁上げ発生信号BG_iおよび桁上げ信号Ｃ_Ｍ−ｍ′
により真の桁上げ信号C_iを求める場合に、第１実施例
（第３図）のようにBLACG回路105aによる１段階の処理
のみではなく、２段階（105c,105d）あるいはそれ以上
の段階に分けて処理するようにしたものである。

すなわち、第１実施例（第３図）においては群桁上げ
制御信号BP_i、群桁上げ発生信号BG_iを４桁分集めて各桁
の真の桁上げ信号C_iを生成している。本実施例では、こ
れに代えて４桁分の入力信号に対して下位の３桁分のみ
の真の桁上げ信号とその最上位桁の累積群桁上げ制御信
号CP_i ^*および累積群桁上げ発生信号CG_i ^*とをBLACG回路1
05cにより生成する。そして、各BLACG回路105cから出力
される累積群桁上げ制御信号CP_i ^*および累積群桁上げ発
生信号CG_i ^*をBLACG回路105dに出力する。BLACG回路105d
では、当該105d内でｎビットの最下位桁より下の桁（ｉ
＝−１）からの桁上げ信号C_inとともにCP_i ^*，CG_i ^*を処
理し、真の桁上げ信号C_iを生成する。ここでの処理は第
１実施例（第３図）の場合と同様である。そして、生成
された真の桁上げ信号C_iをBLACG回路105cに対し、下位
桁からの桁上げ信号として入力する。この桁上げ信号は
BLACG回路105c内で処理すべき３桁分の真の桁上げ信号
として確定する。

なお、以上はBLACG回路105c,105dによる２段階構成で
あるが、それ以上の段階の場合には上記同様のプロセス
をくり返すだけでよい。

以上の本実施例によれば、第１実施例（第３図）に比
べて必要となる回路素子数は若干増えることになるが、
リップルキャリー処理を並列処理に置き換えることにな
るので真の桁上げ信号C_iの生成速度を高速化することが
でき、全体として従来例よりも少ない回路素子数で、か
つ高速性を保持することができる。

第10実施例以上の第１〜第９実施例は並列全加算器の例について
示したものであるが、本発明並列全減算器にも適用可能
である（図示省略）。

並列全減算器の場合、加算器の場合という桁上げ制御
信号P_iを“桁借り制御信号”とし、桁上げ発生信号G_iを
“桁借り発生信号”とする。

その場合の桁借り制御信号P_iはの排他的論理和の否定（ENOR）で与えられる。また、桁
借り発生信号G_iはで与えられる。そして累積桁上り制御信号BP_i ^*を“累積
桁借り制御信号”とし、累積桁上り発生信号BG_i ^*を“累
積桁借り制御信号”とするとともに、桁上り信号Ｃ
_Ｍ−ｍ′を“桁借り信号Ｃ_Ｍ−ｍ′”とし、演算を順次
最小桁から最大桁に向かって行うこととする。このとき
M^-は第ｉ桁の属する群減算器（CSA相当回路201）内で処
理すべき信号の最下位桁、Ｍは第ｉ桁の累積群桁借り制
御信号CP_i ^*および累積群桁借り発生信号CG_i ^*を処理する
BLACG相当回路内で処理すべき信号の最下位桁である。
このような信号設定で、上記第１〜第９の実施例に示す
回路を用いて並列全減算器を構成し、真の桁借り信号C_i
を得ることができる。したがって、その詳細な説明は省
略する。

〔発明の効果〕

以上述べたように、本発明によれば、群選択先見方式
を用いた２進演算器において、２つの仮の桁上げ信号を
並列生成することがないため、演算速度の高速性を犠牲
にすることなく、回路の素子数を大幅に削減しうる並列
全加算器および並列全減算器を提供することができる。

その結果、長大ビットデータを処理する並列全加算器
（または全減算器）の実現に際し、限られた素子数で回
路を構成しなければならないLSIへの実装が容易とな
る。

【図面の簡単な説明】

第１図は請求項１記載の発明に対応するブロック図、第２図は、本願発明を並列減算器に応用した場合のブロ
ック図、第３図は本発明の第１実施例に係る並列全加算器を64ビ
ットALUへの適用例を示すブロック図、第４図は本発明の第１実施例の具体例を示す回路図、第５図は本発明の第２実施例を示す回路図、第６図は本発明の第３実施例を示す回路図、第７図は本発明の第４実施例を示す回路図、第８図は本発明の第５実施例を示す回路図、第９図は本発明の第６実施例を示す回路図、第10図は本発明の第７実施例を示す回路図、第11図は本発明の第８実施例を示すブロック図、第12図は本発明の第９実施例を示す回路図、第13図は第９実施例におけるBLACG回路（105c）の例を
示す回路図、第14図は第９実施例におけるBLACG回路（105d）の例を
示す回路図、第15図は従来の並列全加算器を64ビットALUに適用した
例を示すブロック図、第16図は従来のCSA回路例を示す回路図、第17図は従来のBLACG回路例を示す回路図である。 100……ULB回路、101……群加算回路、102……第１マル
チプレクサ（セレクタ）回路、103……BP_i，BG_i生成回
路、104……第２マルチプレクサ（セレクタ）回路、105
……BLACG回路、106……CP_i ^*，CG_i ^*生成回路、107……
真の桁上げ信号生成回路、200……ULB回路、201……群
減算回路、203……BP_i，BG_i生成回路、206……CP_i ^*，CG
_i ^*生成回路、207……真の桁借り信号生成回路、A,B……
２進数ｎビットデータ、P_i……桁上げ制御信号、G_i……
桁上げ発生信号、BP_i……群桁上げ制御信号、BP_i……群
桁上げ発生信号、CP_i ^*,CP_Ｍ′−１ ^＊……累積群桁上げ
制御信号、CG_i ^*,CG_Ｍ′−１ ^＊……累積群桁上げ発生信
号、Ｃ_Ｍ−ｍ′……真の桁上げ信号。m^-……一つの群加
算器内で処理する信号の桁数、ｍ……一つのBLACG回路
内で処理する信号の桁数、M^-……一つの群加算器内で処
理する信号の最下位桁、Ｍ……一つのBLACG回路内で処
理する信号の最下位桁、

Claims

(57)【特許請求の範囲】

【請求項１】２つのｎビット２進数データ（A,B）を入
力として、各桁の桁上げ制御信号（P_i）および桁上げ発
生信号（G_i）を生成する手段（100）と、前記２つのｎ
ビット２進数データ（A,B）を所定のビット数ごとに群
分けし、群分けされた各データに対応する前記各桁上げ
制御信号（P_i）、桁上げ発生信号（G_i）および真の桁上
げ信号（Ｃ_Ｍ′−１）に基づいて並行処理により前記２
つのｎビット２進数データ（A,B）の算術和を演算して
真の和信号（F_i）を生成する群加算手段（101）と、前
記桁上げ制御信号（P_i）および桁上げ発生信号（G_i）に
基づいて前記各群に対応する群桁上げ制御信号（BP_i）
および郡桁上げ発生信号（BG_i）を生成する手段（103）
と、を備えた２進演算器において、前記群桁上げ制御信号（BP_M〜BP_Ｍ′−１）および群桁
上げ発生信号（BG_M〜BG_Ｍ′−１）に基づいて累積群桁
上げ制御信号（CP_Ｍ′−１ ^＊）及び累積群桁上げ発生信
号（CG_Ｍ′−１ ^＊）を生成する手段（106）と、前記累積群桁上げ制御信号（CP_Ｍ′−１ ^＊）、累積群桁
上げ発生信号（CG_Ｍ′−１ ^＊）および当該群への桁上げ
信号（Ｃ_Ｍ−ｍ′）により真の桁上げ信号
（Ｃ_Ｍ′−１）を生成する手段（107）と、を備え、真の桁上げ信号（Ｃ_Ｍ′−１）を生成するのに必要な前
記累積群桁上げ制御信号（CP_Ｍ′−１ ^＊）、前記累積群
桁上げ発生信号（CG_Ｍ′−１ ^＊）は、該群加算回路への
下位桁からの桁上げ信号（Ｃ_Ｍ−ｍ′）が入力される前
に予め生成しておき、前記桁上げ信号（Ｃ_Ｍ−ｍ′）が
入力された時点で前記累積群桁上げ制御信号（CP
_Ｍ′−１ ^＊）、累積群桁上げ発生信号（CG_Ｍ′−１ ^＊）
および桁上げ信号（Ｃ_Ｍ−ｍ′）の３つの信号のみを用
いて当該群加算回路が出力すべき真の桁上げ信号（Ｃ
_Ｍ′−１）を生成することを特徴とする２進演算器。
【請求項２】累積群桁上げ制御信号（CP_Ｍ′−１ ^＊）お
よび累積群桁上げ発生信号（CG_Ｍ′−１ ^＊）の生成手段
（106）を３段以上のトランスファーゲートとインバー
タとの連鎖回路で構成したことを特徴とする請求項１記
載の２進演算器。