JP2563473B2 - 2進演算器 - Google Patents
2進演算器Info
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Description
【発明の詳細な説明】 〔目的〕 概要 産業上の利用分野 従来の技術(第15図、第16図、第17図) 発明が解決しようとする課題 課題を解決するための手段(第1図、第2図) 作用 実施例 原理(第3図) 第1実施例(第3図、第4図) 第2実施例(第5図) 第3実施例(第6図) 第4実施例(第7図) 第5実施例(第8図) 第6実施例(第9図) 第7実施例(第10図) 第8実施例(第11図) 第9実施例(第12図、第13図、第14図) 第10実施例 発明の効果 〔概要〕 ディジタル回路の2進基礎演算器に係り、特に並列全
加算器および並列全減算器における群先見桁上げ処理回
路の改良に関し、 群桁上げ選択加算または減算方式を用いた並列2進演
算器において、高速性を犠牲にすることなく回路の構成
素子数を削減しうる2進演算器を提供することを目的と
し、 並列全加算器にあっては、2つのnビット進数データ
を入力として、各桁の桁上げ制御信号および桁上げ発生
信号を生成する手段と、前記2つのnビット2進数デー
タを所定のビット数ごとに群分けし、群分けされた各デ
ータに対応する前記各桁上げ制御信号、桁上げ発生信号
および真の桁上げ信号に基づいて並行処理により前記2
つのnビット2進数データの算術和を演算して真の和信
号を生成する群加算手段と、前記桁上げ制御信号および
桁上げ発生信号に基づいて前記各群に対応する群桁上げ
制御信号および群桁上げ発生信号を生成する手段と、を
備えた2進演算器において、前記群桁上げ制御信号およ
び群桁上げ発生信号に基づいて累積群桁上げ制御信号お
よび累積群桁上げ発生信号を生成する手段と、前記累積
群桁上げ制御信号、累積群桁上げ発生信号および当該群
への桁上げ信号により真の桁上げ信号を生成する手段
と、 を備えて構成する。
加算器および並列全減算器における群先見桁上げ処理回
路の改良に関し、 群桁上げ選択加算または減算方式を用いた並列2進演
算器において、高速性を犠牲にすることなく回路の構成
素子数を削減しうる2進演算器を提供することを目的と
し、 並列全加算器にあっては、2つのnビット進数データ
を入力として、各桁の桁上げ制御信号および桁上げ発生
信号を生成する手段と、前記2つのnビット2進数デー
タを所定のビット数ごとに群分けし、群分けされた各デ
ータに対応する前記各桁上げ制御信号、桁上げ発生信号
および真の桁上げ信号に基づいて並行処理により前記2
つのnビット2進数データの算術和を演算して真の和信
号を生成する群加算手段と、前記桁上げ制御信号および
桁上げ発生信号に基づいて前記各群に対応する群桁上げ
制御信号および群桁上げ発生信号を生成する手段と、を
備えた2進演算器において、前記群桁上げ制御信号およ
び群桁上げ発生信号に基づいて累積群桁上げ制御信号お
よび累積群桁上げ発生信号を生成する手段と、前記累積
群桁上げ制御信号、累積群桁上げ発生信号および当該群
への桁上げ信号により真の桁上げ信号を生成する手段
と、 を備えて構成する。
本発明はディジタル回路の2進基礎演算器に係り、特
に並列全加算器および並列全減算器における群先見桁上
げ処理回路の改良に関する。
に並列全加算器および並列全減算器における群先見桁上
げ処理回路の改良に関する。
情報量の増大に伴い、計算機によるデータ処理の高速
化が要求される。このデータ処理の高速化の一手法とし
て、桁上げ先見(CLA:Carry Look Ahead)法が知られて
いる。この桁上げ先見法は予め各桁ごとに必要な桁上げ
を先見することにより加算速度を高速化しようとするも
のである。しかし、この桁上げ先見法によればデータ長
の増大に伴って限りなく演算素子の増大を招くこととな
るため、あまり実用的でない。
化が要求される。このデータ処理の高速化の一手法とし
て、桁上げ先見(CLA:Carry Look Ahead)法が知られて
いる。この桁上げ先見法は予め各桁ごとに必要な桁上げ
を先見することにより加算速度を高速化しようとするも
のである。しかし、この桁上げ先見法によればデータ長
の増大に伴って限りなく演算素子の増大を招くこととな
るため、あまり実用的でない。
一方、データ長が特に長い場合(例えば、32ビット、
64ビット)に好適な手法として桁上げ選択加算(Carry
Select Adder)法が知られている。この桁上げ選択加算
法によれば、データを複数の群に分割し、各群の加算器
において下位群からの真の桁上げ信号が生成される以前
に前もって桁上げが“0"であると仮定した場合の和信号
および桁上げが“1"であると仮定した場合の和信号をそ
れぞれ生成しておく。そして下位群の加算器からくり上
ってくる真の桁上げ信号が入力された時点で、その真の
桁上げ信号の論理に対応する仮の和信号(“0"のものか
“1"のものかのいずれか一方)を選択し、その選択した
仮の和信号をその群加算器の真の和信号として出力す
る。
64ビット)に好適な手法として桁上げ選択加算(Carry
Select Adder)法が知られている。この桁上げ選択加算
法によれば、データを複数の群に分割し、各群の加算器
において下位群からの真の桁上げ信号が生成される以前
に前もって桁上げが“0"であると仮定した場合の和信号
および桁上げが“1"であると仮定した場合の和信号をそ
れぞれ生成しておく。そして下位群の加算器からくり上
ってくる真の桁上げ信号が入力された時点で、その真の
桁上げ信号の論理に対応する仮の和信号(“0"のものか
“1"のものかのいずれか一方)を選択し、その選択した
仮の和信号をその群加算器の真の和信号として出力す
る。
第15図に、上記桁上げ選択加算法を用いた高速並列全
加算器による64ビットALU(Arithmetic Logic Unit)の
例を示す。
加算器による64ビットALU(Arithmetic Logic Unit)の
例を示す。
このALUは大別して、先見法により真の桁上げ信号が
“0"の場合および“1"の場合の各仮の桁上げ信号を生成
する和信号生成部と、同様の先見法で真の桁上げ信号が
“0"の場合および“1"の場合の各仮の桁上げ信号を生成
して最終的に真の桁上げ信号を生成する桁上げ信号生成
回路と、生成された真の桁上げ信号により上記仮の和信
号を選択する選択回路と、から構成される。以下、第15
図を参照し、各構成要素別に詳述する。
“0"の場合および“1"の場合の各仮の桁上げ信号を生成
する和信号生成部と、同様の先見法で真の桁上げ信号が
“0"の場合および“1"の場合の各仮の桁上げ信号を生成
して最終的に真の桁上げ信号を生成する桁上げ信号生成
回路と、生成された真の桁上げ信号により上記仮の和信
号を選択する選択回路と、から構成される。以下、第15
図を参照し、各構成要素別に詳述する。
処理データ 処理すべきデータは、一般に、2つのnビット2進数
A,Bであり、ここでは64ビットのデータであるとする。
Aは被加数Bは加数であり、ALUは被加数Aと加数Bと
の算術和Fを算出するものである。
A,Bであり、ここでは64ビットのデータであるとする。
Aは被加数Bは加数であり、ALUは被加数Aと加数Bと
の算術和Fを算出するものである。
以下の説明においては、説明を簡単にするため、一般
化して、データA,Bおよび算術和Fの第i桁(i=0,1,
2,…n−1)の各ビットをそれぞれAi,Bi,Fiとし、そ
の他の各信号にも“i"の添字を附して表現するものとす
る。
化して、データA,Bおよび算術和Fの第i桁(i=0,1,
2,…n−1)の各ビットをそれぞれAi,Bi,Fiとし、そ
の他の各信号にも“i"の添字を附して表現するものとす
る。
以上の64ビット入力データA(A0,A1,A2,…,
A63)およびB(B0,B1,B2,…,B63)はユニット・ロ
ジック・ブロック(以下、ULB:Unit Logic Biock回路と
いう。) ULB回路100 ULB回路100は、各入出データの各桁のビットに対応し
て設けられ、0〜63の64個設けられている。各ULB回路1
00は後段において桁上げ選択加算を行うのに必要な信号
(すなわち桁上げ制御信号Piおよび桁上げ発生信号Giの
2つの信号)を生成する回路である。
A63)およびB(B0,B1,B2,…,B63)はユニット・ロ
ジック・ブロック(以下、ULB:Unit Logic Biock回路と
いう。) ULB回路100 ULB回路100は、各入出データの各桁のビットに対応し
て設けられ、0〜63の64個設けられている。各ULB回路1
00は後段において桁上げ選択加算を行うのに必要な信号
(すなわち桁上げ制御信号Piおよび桁上げ発生信号Giの
2つの信号)を生成する回路である。
ここに、桁上げ制御信号Piは Pi=AiBi …(1) の排他的論理和(EOR)で与えられる。また、桁上げ発
生信号Gは Gi=Ai・Bi …(2) の論理積(AND)で与えられる。
生信号Gは Gi=Ai・Bi …(2) の論理積(AND)で与えられる。
このようにして、生成された桁上げ制御信号Piおよび
桁上げ発生信号Giはそれぞれ自らが属すべき群の桁上げ
選択加算回路(以下、CSA:Carry Select Adder回路とい
う。) 101に入力される。
桁上げ発生信号Giはそれぞれ自らが属すべき群の桁上げ
選択加算回路(以下、CSA:Carry Select Adder回路とい
う。) 101に入力される。
なお、各ULB回路100に与えられている信号I0〜I3は桁
上げ制御信号Pi、桁上げ発生信号I0〜I3は桁上げ制御信
号Pi、桁上げ発生信号Giとして何を出力するかを指定す
るための信号であり、本発明の加算器構成には直接関係
しないので説明は省略する。
上げ制御信号Pi、桁上げ発生信号I0〜I3は桁上げ制御信
号Pi、桁上げ発生信号Giとして何を出力するかを指定す
るための信号であり、本発明の加算器構成には直接関係
しないので説明は省略する。
CSA回路101 CSA回路101は、入力データA,Bを所定ビット数(この
例では、4ビット)ごとに群に分割し、その各群に属す
るビットごとに仮の和信号Fi(0),Fi(1)を下位群からの
真の桁上げ信号CM′−1が生成される以前に前もって
生成しておく回路である。なおM′は第i桁の属する群
加算器(CSA回路)内で処理すべき信号の最下位桁を表
わすものとする。また、一つの群加算器内で処理する信
号桁数をm′とする。仮の和信号Fi(0)は真の桁上げ信
号CM′−1が“0"であると仮定した場合、Fi(1)はC
M′−1が“1"であると仮定した場合の仮の和信号をそ
れぞれ示している。また、CSA回路101は、上記仮の和信
号Fi(0),Fi(1)の他に、後述する群先見桁上げ処理回路
(以下BLACG:Blook Look Ahead Carry Generater回路と
いう。)105で使用するための群桁上げ制御信号BPiおよ
び群桁上げ発生信号BGiを生成する。
例では、4ビット)ごとに群に分割し、その各群に属す
るビットごとに仮の和信号Fi(0),Fi(1)を下位群からの
真の桁上げ信号CM′−1が生成される以前に前もって
生成しておく回路である。なおM′は第i桁の属する群
加算器(CSA回路)内で処理すべき信号の最下位桁を表
わすものとする。また、一つの群加算器内で処理する信
号桁数をm′とする。仮の和信号Fi(0)は真の桁上げ信
号CM′−1が“0"であると仮定した場合、Fi(1)はC
M′−1が“1"であると仮定した場合の仮の和信号をそ
れぞれ示している。また、CSA回路101は、上記仮の和信
号Fi(0),Fi(1)の他に、後述する群先見桁上げ処理回路
(以下BLACG:Blook Look Ahead Carry Generater回路と
いう。)105で使用するための群桁上げ制御信号BPiおよ
び群桁上げ発生信号BGiを生成する。
ここで、第16図にCSA回路101の具体例を示し、以下説
明する。この第16図は、第15図における第1群(入力デ
ータA0〜A3,A0〜A3を受けもつ群)のCSA回路101-1を例
に示したものである。この第16図のうち(a)はシンボ
ル化した図、(b)は詳細回路図である。
明する。この第16図は、第15図における第1群(入力デ
ータA0〜A3,A0〜A3を受けもつ群)のCSA回路101-1を例
に示したものである。この第16図のうち(a)はシンボ
ル化した図、(b)は詳細回路図である。
この第16図(b)に示すように、CSA回路101-1は、UL
B回路100からの各ビットに対応する桁上げ制御信号P0〜
P3および桁上げ発生信号G0〜G3を入力とする。回路構成
素子としては、CMOSトランジスタを用い、 NAND回路、インバータ回路およびEOR回路の組み合せで
構成される。なお、バイポーラトランジスタなど他のデ
ィジタル素子を使用して構成可能であることはいうまで
もない。
B回路100からの各ビットに対応する桁上げ制御信号P0〜
P3および桁上げ発生信号G0〜G3を入力とする。回路構成
素子としては、CMOSトランジスタを用い、 NAND回路、インバータ回路およびEOR回路の組み合せで
構成される。なお、バイポーラトランジスタなど他のデ
ィジタル素子を使用して構成可能であることはいうまで
もない。
このCSA回路101-1は大別して5つのブロックで構成さ
れる。第1ブロックでは第0ビットに関する仮の和信号
F0(0),F0(1)を生成する。第2図ブロックでは第1ビッ
トに関する仮の和信号F1(0),F1(1)を生成する。第3ブ
ロックでは第2ビットに関する仮の和信号F2(0),F2(1)
を生成する。第4ブロックでは第3ビットに関する仮の
和信号F3(0),F3(1)を生成する。また、第5ブロックで
は第3ビット(すなわち第1群における最上位桁)に関
する群桁上げ制御信号BP3および群桁上げ発生信号BG3を
生成する(部分回路103)。
れる。第1ブロックでは第0ビットに関する仮の和信号
F0(0),F0(1)を生成する。第2図ブロックでは第1ビッ
トに関する仮の和信号F1(0),F1(1)を生成する。第3ブ
ロックでは第2ビットに関する仮の和信号F2(0),F2(1)
を生成する。第4ブロックでは第3ビットに関する仮の
和信号F3(0),F3(1)を生成する。また、第5ブロックで
は第3ビット(すなわち第1群における最上位桁)に関
する群桁上げ制御信号BP3および群桁上げ発生信号BG3を
生成する(部分回路103)。
以上のようにして生成された各仮の和信号F0(0),F
0(1)〜F3(0),F3(1)は対応する第1マルチプレクサ回路
(以下、第1MPX回路という。)102に選択待ちの状態で
出力される。また、群桁上げ制御信号BP3および群桁上
げ発生信号BG3は、BLACG回路105の入力信号の一部とし
て出力される。
0(1)〜F3(0),F3(1)は対応する第1マルチプレクサ回路
(以下、第1MPX回路という。)102に選択待ちの状態で
出力される。また、群桁上げ制御信号BP3および群桁上
げ発生信号BG3は、BLACG回路105の入力信号の一部とし
て出力される。
以上は1つのCSA回路101-1について説明したが、他の
群を受けもつCSA回路についても対応する入力データご
とに同様な構成となるので、それぞれの説明は省略す
る。
群を受けもつCSA回路についても対応する入力データご
とに同様な構成となるので、それぞれの説明は省略す
る。
BLACG回路105 BLACG回路105は、各群のCSA回路101内の部分回路103
からの群桁上げ制御信号BPiおよび群桁上げ発生信号BGi
をさらに所定数(この例では、4つ)の群に分割し、そ
の各群に属する群桁上げ制御信号BPiおよび群桁上げ発
生信号BGiごとに仮の桁上げ信号Ci(0),Ci(1)を下位群
からの真の桁上げ信号CM−m′が生成される以前に前
もって生成しておく回路である。なお、Mは第i桁の仮
の桁上げ信号Ci(0),Ci(1)を生成する回路が属するBLAC
G回路内で処理すべき信号の最下位桁を表すものとす
る。かつ、M<M′−1とする。
からの群桁上げ制御信号BPiおよび群桁上げ発生信号BGi
をさらに所定数(この例では、4つ)の群に分割し、そ
の各群に属する群桁上げ制御信号BPiおよび群桁上げ発
生信号BGiごとに仮の桁上げ信号Ci(0),Ci(1)を下位群
からの真の桁上げ信号CM−m′が生成される以前に前
もって生成しておく回路である。なお、Mは第i桁の仮
の桁上げ信号Ci(0),Ci(1)を生成する回路が属するBLAC
G回路内で処理すべき信号の最下位桁を表すものとす
る。かつ、M<M′−1とする。
仮の桁上げ信号Ci(0)は真の桁上げ信号CM-1が“0"であ
ると仮定した場合,Ci(1)はCM-1が“1"であると仮定し
た場合の信号である。
ると仮定した場合,Ci(1)はCM-1が“1"であると仮定し
た場合の信号である。
ここで、第17図にBLACG回路105の具体例を示し、以下
説明する。この第17図は、第15図における第1群(入力
信号BP3,BG3,BP7,BG7,BP11,BG11およびBP15,BG15
を受けもつ群)のBLACG回路105-1を例に示したものであ
る。この第17図のうち、(a)はBLACG回路105-1をシン
ボル化した図、(b)は詳細回路図である。
説明する。この第17図は、第15図における第1群(入力
信号BP3,BG3,BP7,BG7,BP11,BG11およびBP15,BG15
を受けもつ群)のBLACG回路105-1を例に示したものであ
る。この第17図のうち、(a)はBLACG回路105-1をシン
ボル化した図、(b)は詳細回路図である。
この第17図(b)に示すように、BLACG回路105-1は、
前段の各CSA回路101内の部分回路103からの各群桁上げ
制御信号BP3,BP7,BP11,BP15および各群桁上げ発生信
号BG3,BG7,BG11,BG15を入力とする。回路はCMOSトラ
ンジスタを用いてNAND回路およびインバータ回路の組み
合せで構成される。なお、CMOSに限らずバイポーラトラ
ンジスタなど他のディジタル素子を用いても構成可能で
ある。
前段の各CSA回路101内の部分回路103からの各群桁上げ
制御信号BP3,BP7,BP11,BP15および各群桁上げ発生信
号BG3,BG7,BG11,BG15を入力とする。回路はCMOSトラ
ンジスタを用いてNAND回路およびインバータ回路の組み
合せで構成される。なお、CMOSに限らずバイポーラトラ
ンジスタなど他のディジタル素子を用いても構成可能で
ある。
BLACG回路105-1は大別して4つのブロックで構成され
る。第1のブロックでは群桁上げ制御信号BP3および郡
桁上げ発生信号BG3に基づいて仮の桁上げ信号C3(0),C
3(1)を生成する。以下同様にして、第2のブロックでは
BP3〜BP7,BG3〜BG7によりC7(0),C7(1)を生成する。第
3のブロックではBP3〜BP11,BG3〜BG11によりC11(0),
C11(1)を生成する。第4のブロックではBP3〜BP15,BG3
〜BG15によりC15(0),C15(1)を生成する。
る。第1のブロックでは群桁上げ制御信号BP3および郡
桁上げ発生信号BG3に基づいて仮の桁上げ信号C3(0),C
3(1)を生成する。以下同様にして、第2のブロックでは
BP3〜BP7,BG3〜BG7によりC7(0),C7(1)を生成する。第
3のブロックではBP3〜BP11,BG3〜BG11によりC11(0),
C11(1)を生成する。第4のブロックではBP3〜BP15,BG3
〜BG15によりC15(0),C15(1)を生成する。
このようにして生成された各仮の桁上げ信号C3(0),C
3(1),C7(0),C7(1),C11(0),C11(1)およびC15(0),C
15(1)は対応するマルチプレクサ回路(以下、第2MPX回
路)104に選択待ちの状態で出力される。
3(1),C7(0),C7(1),C11(0),C11(1)およびC15(0),C
15(1)は対応するマルチプレクサ回路(以下、第2MPX回
路)104に選択待ちの状態で出力される。
以上は1つのBLACG回路105-1について説明したが、他
の群を受けもつBLACG回路についても上記同様の構成と
なるのでそれぞれの説明は省略する。
の群を受けもつBLACG回路についても上記同様の構成と
なるのでそれぞれの説明は省略する。
第2MPX回路104 第2MPX回路104は、各BLACG回路105からの仮の桁上げ
信号C3(0),C3(1)〜C15(0),C15(1)のうち各仮の桁上げ
信号対C3(0),C(1)…のいずれか一方(つまり、桁上げ
“0"の場合か、又は“1"の場合のいずれか一方)を下位
群の第2MPX回路104の最上位桁の信号である真の桁上げ
信号Cin,C15,C31,C47の入力時点で選択するセレクタ
である。
信号C3(0),C3(1)〜C15(0),C15(1)のうち各仮の桁上げ
信号対C3(0),C(1)…のいずれか一方(つまり、桁上げ
“0"の場合か、又は“1"の場合のいずれか一方)を下位
群の第2MPX回路104の最上位桁の信号である真の桁上げ
信号Cin,C15,C31,C47の入力時点で選択するセレクタ
である。
この仮の桁上げ信号の選択動作は、まず最下位群の第
2MPX回路104に真の桁上げ信号Cinが入力されることによ
り始まり、第1群の選択終了時点で最上位の桁上げ信号
C15がその上位の第2MPX回路104に対する真の桁上げ信号
としてくり上げられ、以下順に上位の群に向かってくり
上げられていく。
2MPX回路104に真の桁上げ信号Cinが入力されることによ
り始まり、第1群の選択終了時点で最上位の桁上げ信号
C15がその上位の第2MPX回路104に対する真の桁上げ信号
としてくり上げられ、以下順に上位の群に向かってくり
上げられていく。
一方、各第2MPX回路104において選択された仮の桁上
げ信号のいずれか一方である真の桁上げ信号C3〜C15,C
19〜C31,C35〜C47,C51〜C63は対応する第1MPX回路102
に対し、選択信号として出力される。
げ信号のいずれか一方である真の桁上げ信号C3〜C15,C
19〜C31,C35〜C47,C51〜C63は対応する第1MPX回路102
に対し、選択信号として出力される。
第1MPX回路102 第1MPX回路102は第2MPX回路104からの桁上げ信号C3〜
C15,C19〜C31,C35〜C47,C51〜C63を受けて、各CSA回
路101から出力される仮の和信号Fi(0),Fi(1)のいずれ
か一方を選択出力する。選択は各第1MPX102に入力され
る桁上げ信号CM′−1の内容(“0"又は“1")に応じ
て行なわれる。選択された仮の和信号Fi(0)又はFi(1)は
当該CSA回路101における真の和信号(具体的にはF0〜F
63)として出力され、これで一つの群の加算演算が終了
する。
C15,C19〜C31,C35〜C47,C51〜C63を受けて、各CSA回
路101から出力される仮の和信号Fi(0),Fi(1)のいずれ
か一方を選択出力する。選択は各第1MPX102に入力され
る桁上げ信号CM′−1の内容(“0"又は“1")に応じ
て行なわれる。選択された仮の和信号Fi(0)又はFi(1)は
当該CSA回路101における真の和信号(具体的にはF0〜F
63)として出力され、これで一つの群の加算演算が終了
する。
以上の説明は、並列全加算器の例で説明したが、並列
全減算器に適用が可能である。並列全減算器を構成する
場合、第i桁に関し、ULB回路100で生成する桁借り制御
信号Piとし、かつ桁借り発生信号をGiとして構成すれば
よい。すなわち、Aを被減数、Bを減数とする減算F=
A−Bにおいて桁借り制御信号Piは、 の排他的論理和の否定(ENOR)で求める。また、桁借り
発生信号Giは、 Gi=Ai・Bi …(4) で求めればよい。その他は、桁上げ信号を桁借り信号と
して取扱い、最下位桁より順次桁借り信号を処理するこ
とにより上記同様の構成手法で全減算器を構成すること
ができる。但し、各桁の真の差信号Fiは、 の排他的論理和の否定(ENOR)で求められる。
全減算器に適用が可能である。並列全減算器を構成する
場合、第i桁に関し、ULB回路100で生成する桁借り制御
信号Piとし、かつ桁借り発生信号をGiとして構成すれば
よい。すなわち、Aを被減数、Bを減数とする減算F=
A−Bにおいて桁借り制御信号Piは、 の排他的論理和の否定(ENOR)で求める。また、桁借り
発生信号Giは、 Gi=Ai・Bi …(4) で求めればよい。その他は、桁上げ信号を桁借り信号と
して取扱い、最下位桁より順次桁借り信号を処理するこ
とにより上記同様の構成手法で全減算器を構成すること
ができる。但し、各桁の真の差信号Fiは、 の排他的論理和の否定(ENOR)で求められる。
以上に述べたように、従来の桁上げ選択加算法を用い
た並列全加算器によれば、32ビット、64ビット等の長大
データを高速処理する場合に威力を発揮する等、その機
能面において優れたものである。
た並列全加算器によれば、32ビット、64ビット等の長大
データを高速処理する場合に威力を発揮する等、その機
能面において優れたものである。
しかしながら、上記従来の桁上げ選択加算法を用いた
並列全加算器においては、BLACG回路105の回路構成素子
数が多く、単純なCLA法に比べても倍増するという問題
がある。
並列全加算器においては、BLACG回路105の回路構成素子
数が多く、単純なCLA法に比べても倍増するという問題
がある。
すなわち、上記従来例はCSA回路101において予め2つ
の仮の和信号Fi(0),Fi(1)を用意しておき、BLACG回路1
05により生成される真の桁上げ信号の内容が決定した時
点で、その内容に応じていずれか一方の仮の和信号F
i(0)またはFi(1)を真の和信号Fiとして選択出力するも
のである。したがって、演算速度は真の桁上げ信号をい
かに速く生成できるかによって決まる。そこで、この真
の桁上げ信号を高速生成するために、先の述べたように
BLACG回路105では4桁ごとに群分けし、先見処理法によ
り2つの仮の桁上げ信号Ci(0),Ci(0)を用意し、第2MPX
回路104において下位桁からの真の桁上げ信号C
M−m′が確定した時点で仮の桁上げ信号Ci(0)またはC
i(1)のうちのいずれか一方を真の桁上げ信号Ciとして選
択出力するようになっている。このような構成の結果、
必ず2つの仮の桁上げ信号Ci(0),Ci(1)を時間的に並列
生成する必要があり、この並列生成のための生成回路が
上記回路素子数の増大を招く原因となっている。
の仮の和信号Fi(0),Fi(1)を用意しておき、BLACG回路1
05により生成される真の桁上げ信号の内容が決定した時
点で、その内容に応じていずれか一方の仮の和信号F
i(0)またはFi(1)を真の和信号Fiとして選択出力するも
のである。したがって、演算速度は真の桁上げ信号をい
かに速く生成できるかによって決まる。そこで、この真
の桁上げ信号を高速生成するために、先の述べたように
BLACG回路105では4桁ごとに群分けし、先見処理法によ
り2つの仮の桁上げ信号Ci(0),Ci(0)を用意し、第2MPX
回路104において下位桁からの真の桁上げ信号C
M−m′が確定した時点で仮の桁上げ信号Ci(0)またはC
i(1)のうちのいずれか一方を真の桁上げ信号Ciとして選
択出力するようになっている。このような構成の結果、
必ず2つの仮の桁上げ信号Ci(0),Ci(1)を時間的に並列
生成する必要があり、この並列生成のための生成回路が
上記回路素子数の増大を招く原因となっている。
BLACG回路105内において2つの仮の桁上げ信号
Ci(0),Ci(1)を並列生成するのに要する回路は、第i桁
に関していえば当該第i桁の所属するBLACG回路105内の
各桁の群桁上げ制御信号BPiおよび群桁上げ発生信号BGi
を処理するものであり、かなりの重複部分(つまり、同
様な信号を重複して生成する部分)を含んでいる。この
重複部分を桁上げ選択加算方式の高速性を阻害しない範
囲で除去すれば、回路構成の簡素化ならびに回路の構成
素子数を減らすことが可能である。もともと、仮の桁上
げ信号Ci(0)およびCi(1)の2つの信号は各桁の真の桁上
げ信号Ciを生成するうえでは冗長な情報を含んでいる。
Ci(0),Ci(1)を並列生成するのに要する回路は、第i桁
に関していえば当該第i桁の所属するBLACG回路105内の
各桁の群桁上げ制御信号BPiおよび群桁上げ発生信号BGi
を処理するものであり、かなりの重複部分(つまり、同
様な信号を重複して生成する部分)を含んでいる。この
重複部分を桁上げ選択加算方式の高速性を阻害しない範
囲で除去すれば、回路構成の簡素化ならびに回路の構成
素子数を減らすことが可能である。もともと、仮の桁上
げ信号Ci(0)およびCi(1)の2つの信号は各桁の真の桁上
げ信号Ciを生成するうえでは冗長な情報を含んでいる。
本発明は、桁上げ選択加算(または減算)方式を用い
た配列2進演算機器において、高速性を犠牲にすること
なく、回路の構成素子数を削減しうる2進演算器を提供
することを目的とする。
た配列2進演算機器において、高速性を犠牲にすること
なく、回路の構成素子数を削減しうる2進演算器を提供
することを目的とする。
第1図に、本願の請求項1に対応するブロック図を示
す。第1図に示すように、本発明に係る2進演算器であ
る並列全加算器は2つのnビット2進数データ(A,B)
を入力として、各桁の桁下制御信号(Pi)および桁上げ
発生信号(Gi)を生成する手段(100)と、前記2つの
nビット2進数データ(A,B)を所定のビット数ごとに
群分けし、群分けされた各データに対応する前記各桁上
げ制御信号(Pi)、桁上げ発生信号(Gi)および真の桁
上げ信号(CM′−1)に基づいて並行処理により前記
2つのnビット2進数データ(A,B)の算術和を演算し
て真の和信号(Fi)を生成する群加算手段(101)と、
前記桁上げ制御信号(Pi)および桁上げ発生信号(Gi)
に基づいて前記各群に対応する群桁上げ制御信号(B
Pi)および群桁上げ発生信号(BGi)を生成する手段(1
03)と、を備えた2進演算器において、前記群桁上げ制
御信号(BPM〜BPM′−1)および群桁上げ発生信号BGM
〜BGM′−1)に基づいて累積群桁上げ制御信号(CP
M′−1 *)および累積群桁上げ発生信号(CGM′−1
*)を生成する手段(106)と、前記累積群桁上げ制御
信号(CPM′−1 *)、累積群桁上げ発生信号(CG
M′−1 *)および当該群への桁上げ信号
(CM−m′)により真の桁上げ信号(CM′−1)を
生成する手段(107)と、を備えて構成する。
す。第1図に示すように、本発明に係る2進演算器であ
る並列全加算器は2つのnビット2進数データ(A,B)
を入力として、各桁の桁下制御信号(Pi)および桁上げ
発生信号(Gi)を生成する手段(100)と、前記2つの
nビット2進数データ(A,B)を所定のビット数ごとに
群分けし、群分けされた各データに対応する前記各桁上
げ制御信号(Pi)、桁上げ発生信号(Gi)および真の桁
上げ信号(CM′−1)に基づいて並行処理により前記
2つのnビット2進数データ(A,B)の算術和を演算し
て真の和信号(Fi)を生成する群加算手段(101)と、
前記桁上げ制御信号(Pi)および桁上げ発生信号(Gi)
に基づいて前記各群に対応する群桁上げ制御信号(B
Pi)および群桁上げ発生信号(BGi)を生成する手段(1
03)と、を備えた2進演算器において、前記群桁上げ制
御信号(BPM〜BPM′−1)および群桁上げ発生信号BGM
〜BGM′−1)に基づいて累積群桁上げ制御信号(CP
M′−1 *)および累積群桁上げ発生信号(CGM′−1
*)を生成する手段(106)と、前記累積群桁上げ制御
信号(CPM′−1 *)、累積群桁上げ発生信号(CG
M′−1 *)および当該群への桁上げ信号
(CM−m′)により真の桁上げ信号(CM′−1)を
生成する手段(107)と、を備えて構成する。
請求項1記載の並列全加算器において、2つのnビッ
ト2進数データ(A,B)が入力されると、桁上げ制御信
号および桁上げ発生信号生成手段(100)から桁上げ制
御信号(Pi)および桁上げ発生信号(Gi)が出力され
る。
ト2進数データ(A,B)が入力されると、桁上げ制御信
号および桁上げ発生信号生成手段(100)から桁上げ制
御信号(Pi)および桁上げ発生信号(Gi)が出力され
る。
桁上げ制御信号(Pi)および桁上げ発生信号(Gi)は
群加算手段(101)と、群桁上げ制御信号および群桁上
げ発生信号生成手段(103)にそれぞれ与えられる。
群加算手段(101)と、群桁上げ制御信号および群桁上
げ発生信号生成手段(103)にそれぞれ与えられる。
群加算手段(101)では入力された桁上げ制御信号(P
i)および桁上げ発生信号(Gi)に基づいて仮の和信号F
i(0),Fi(1)を生成する。仮の和信号Fi(0)は下位の群か
らの桁上げ信号(CM′−1)が“0"の場合、仮の和信
号Fi(1)は同桁上げ信号(CM′−1)が“1"の場合を
想定して予め生成される信号である。
i)および桁上げ発生信号(Gi)に基づいて仮の和信号F
i(0),Fi(1)を生成する。仮の和信号Fi(0)は下位の群か
らの桁上げ信号(CM′−1)が“0"の場合、仮の和信
号Fi(1)は同桁上げ信号(CM′−1)が“1"の場合を
想定して予め生成される信号である。
群桁上げ制御信号および群桁上げ発生信号生成手段
(103)では桁上げ制御信号(Pi)および桁上げ発生信
号(Gi)に基づいて当該群加算手段(101)に対応する
群桁上げ制御信号(BPi)および群桁上げ発生信号(B
Gi)を生成し、累積群桁上げ制御信号および累積群桁上
げ発生信号生成手段(106)に出力する。
(103)では桁上げ制御信号(Pi)および桁上げ発生信
号(Gi)に基づいて当該群加算手段(101)に対応する
群桁上げ制御信号(BPi)および群桁上げ発生信号(B
Gi)を生成し、累積群桁上げ制御信号および累積群桁上
げ発生信号生成手段(106)に出力する。
累積群桁上げ制御信号および累積群桁上げ発生信号生
成手段(106)は、累積群桁上げ制御信号(CPM′−1
*)および累積群桁上げ発生信号(CGM′−1 *)を生
成し、真の桁上げ信号生成手段(107)に出力する。
成手段(106)は、累積群桁上げ制御信号(CPM′−1
*)および累積群桁上げ発生信号(CGM′−1 *)を生
成し、真の桁上げ信号生成手段(107)に出力する。
真の桁上げ信号生成手段(107)は累積群桁上げ制御
信号(CPM′−1 *)、累積群桁上げ発生信号(CG
M′−1 *)および下位群からの桁上げ信号(C
M−m′)に基づいて真の桁上げ信号(CM′−1)を
生成し、これを上記群加算手段(101)に対し、予め生
成された仮の和信号Fi(0)またはFi(1)の選択信号として
送る。
信号(CPM′−1 *)、累積群桁上げ発生信号(CG
M′−1 *)および下位群からの桁上げ信号(C
M−m′)に基づいて真の桁上げ信号(CM′−1)を
生成し、これを上記群加算手段(101)に対し、予め生
成された仮の和信号Fi(0)またはFi(1)の選択信号として
送る。
そして、群加算手段(101)は上記真の桁上げ信号
(CM′−1)の内容(“0"又は“1")に応じて仮の和
信号Fi(0)またはFi(1)のいずれかを選択し、選択した和
信号を真の和信号(Fi)として出力する。
(CM′−1)の内容(“0"又は“1")に応じて仮の和
信号Fi(0)またはFi(1)のいずれかを選択し、選択した和
信号を真の和信号(Fi)として出力する。
要約すると、請求項1記載の発明は、従来のように、
仮の桁上げ信号Ci(0),Ci(0)の2つを同時生成して選択
出力するのではなく、CP* M′−1,CG* M′−1と真
の桁上げ信号(CM−m′)を用いて直接的に真の桁上
げ信号(CM−1′)を生成するようにしたものであ
る。
仮の桁上げ信号Ci(0),Ci(0)の2つを同時生成して選択
出力するのではなく、CP* M′−1,CG* M′−1と真
の桁上げ信号(CM−m′)を用いて直接的に真の桁上
げ信号(CM−1′)を生成するようにしたものであ
る。
次に、本願発明に係る各実施例を図面に基づいて説明
する。
する。
原理 まず、本発明の基本原理について説明する。説明を統
一的にするため、従来の64ビットALU(第15図)に準じ
た回路構成を第3図に示し、これに基づいて以下述べ
る。
一的にするため、従来の64ビットALU(第15図)に準じ
た回路構成を第3図に示し、これに基づいて以下述べ
る。
いま、1個の群加算器であるCSA回路101は、m′桁
(4ビット)の信号を同時処理するものとする。最下位
桁が第M′桁であるCSA回路101の内部において、第i桁
に関し、群桁上げ制御信号BPiと、群桁上げ発生信号BGi
は次式(5),(6)で与えられる。
(4ビット)の信号を同時処理するものとする。最下位
桁が第M′桁であるCSA回路101の内部において、第i桁
に関し、群桁上げ制御信号BPiと、群桁上げ発生信号BGi
は次式(5),(6)で与えられる。
但し、i=M′+m′−1, M′=0,m′,2m′,3m′… この最下位桁が第M′桁であるCSA回路101は、上記
(5),(6)式で与えられる群桁上げ制御信号BPiお
よび群桁上げ発生信号BGiを生成するとともに、仮の和
信号Fi′(0),Fi′(1)を生成する。ここに、F
i′(0),Fi′(1)における“i′”はi′=
M′,M′+1,…M′+m′−1,(M′=0,m′,2m′,3
m′…)である。
(5),(6)式で与えられる群桁上げ制御信号BPiお
よび群桁上げ発生信号BGiを生成するとともに、仮の和
信号Fi′(0),Fi′(1)を生成する。ここに、F
i′(0),Fi′(1)における“i′”はi′=
M′,M′+1,…M′+m′−1,(M′=0,m′,2m′,3
m′…)である。
一方、BLACG回路の105は上記のように生成された群桁
上げ制御信号BPiと、群桁上げ発生信号BGiをm桁ごとに
分けて処理するものとする。最下位桁が第M桁であるBL
ACG回路105において、累積群桁上げ制御信号CPi *、累積
群桁上げ発生信号CGi *を次の(6),(7)式により定
義する。
上げ制御信号BPiと、群桁上げ発生信号BGiをm桁ごとに
分けて処理するものとする。最下位桁が第M桁であるBL
ACG回路105において、累積群桁上げ制御信号CPi *、累積
群桁上げ発生信号CGi *を次の(6),(7)式により定
義する。
であり、〔x〕はxを越えない最大整数を与えるxの関
数を表わす。
数を表わす。
このようにして求められた累積群桁上げ制御信号C
Pi *、累積群桁上げ発生信号CGi *と当該BLACG回路105へ
の真の桁上げ信号(下位群からの桁上げ信号)C
M−m′は第i桁の真の桁上げ信号Ciとの間で、次の
(8)式の関係を有する。
Pi *、累積群桁上げ発生信号CGi *と当該BLACG回路105へ
の真の桁上げ信号(下位群からの桁上げ信号)C
M−m′は第i桁の真の桁上げ信号Ciとの間で、次の
(8)式の関係を有する。
Ci=CGi *+CPi *・CM−m′ ……(8) このように、仮の桁上げ信号Ci(0),Ci(1)を予め生成
し、桁上げ信号CM−m′により、そのいずれかを選択
出力すのではなく、(6),(7)式で与えられる累積
群桁上げ制御信号CPi *、累積群桁上げ発生信号CGi *およ
び当該群のBLACG回路への桁上げ信号CM−m′のみに
よって直接的に第i桁の真の桁上げ信号Ciを生成するよ
うにしたものである。このことにより、前述した冗長な
回路を除去することができ、回路の簡素化が可能であ
る。このとき、桁上げ信号CM−m′が入力された時点
から真の桁上げ信号Ciを生成されるまでに要する時間
(すなわち、遅延時間)を極力小さくするように考慮す
ることで、回路の簡素化とともに高速性を維持できる。
し、桁上げ信号CM−m′により、そのいずれかを選択
出力すのではなく、(6),(7)式で与えられる累積
群桁上げ制御信号CPi *、累積群桁上げ発生信号CGi *およ
び当該群のBLACG回路への桁上げ信号CM−m′のみに
よって直接的に第i桁の真の桁上げ信号Ciを生成するよ
うにしたものである。このことにより、前述した冗長な
回路を除去することができ、回路の簡素化が可能であ
る。このとき、桁上げ信号CM−m′が入力された時点
から真の桁上げ信号Ciを生成されるまでに要する時間
(すなわち、遅延時間)を極力小さくするように考慮す
ることで、回路の簡素化とともに高速性を維持できる。
次に、第1図に上記基本原理を適用した実施例につい
て説明する。
て説明する。
第1実施例 第3図に第1の実施例の概要を示す。従来の第11図と
異なる点は、BLACG回路105aの構成であり、他の入力デ
ータA,B,ULB回路100、CSA回路101、第1MPX回路102につ
いては同一の構成をとるので同一の符号を附してその説
明は省略する。
異なる点は、BLACG回路105aの構成であり、他の入力デ
ータA,B,ULB回路100、CSA回路101、第1MPX回路102につ
いては同一の構成をとるので同一の符号を附してその説
明は省略する。
本実施例におけるBLACG回路105aは、従来のBLACG回路
105と比べて仮の桁上げ信号Ci(0),Ci(1)を並列生成せ
ず、各ビットにつき累積群桁上げ制御信号CPi *および累
積群桁上げ発生信号CGi *を新たに導入して直接的に真の
桁上げ信号Ciを算出するという点において異なってい
る。
105と比べて仮の桁上げ信号Ci(0),Ci(1)を並列生成せ
ず、各ビットにつき累積群桁上げ制御信号CPi *および累
積群桁上げ発生信号CGi *を新たに導入して直接的に真の
桁上げ信号Ciを算出するという点において異なってい
る。
次に、第4図に、第1実施例に係るBLACG回路5aの具
体例を示す。この第4図は第3図における第1群の受け
もつBLACG回路105a-1を例にして示したものである。こ
の第4図のうち、(a)はシンボル化した図、(b)は
詳細回路図である。
体例を示す。この第4図は第3図における第1群の受け
もつBLACG回路105a-1を例にして示したものである。こ
の第4図のうち、(a)はシンボル化した図、(b)は
詳細回路図である。
この第4図(b)に示すように、BLACG回路105a-1はC
SA回路101からの群桁上げ制御信号BP3,BG3〜BP15,BG
15および桁上げ信号C-1を入力とする。回路構成素子と
してはCMOSトランジスタを用い、NAND回路、インバータ
回路NOR回路およびEOR回路の各組合せで構成される。な
お、バイポーラトランジスタなど他のディジタル素子の
使用が可能である。
SA回路101からの群桁上げ制御信号BP3,BG3〜BP15,BG
15および桁上げ信号C-1を入力とする。回路構成素子と
してはCMOSトランジスタを用い、NAND回路、インバータ
回路NOR回路およびEOR回路の各組合せで構成される。な
お、バイポーラトランジスタなど他のディジタル素子の
使用が可能である。
本発明の適用により従来回路に比べて真の桁上げ信号
Ciの生成に要する回路素子数がどのようになるか、ま
た、処理速度がどのようになるかという問題は、累積群
桁上げ制御信号CPi *、累積群桁上げ発生信号CGi *の生成
回路も含めて考える必要がある。
Ciの生成に要する回路素子数がどのようになるか、ま
た、処理速度がどのようになるかという問題は、累積群
桁上げ制御信号CPi *、累積群桁上げ発生信号CGi *の生成
回路も含めて考える必要がある。
そこで、この第1実施例は、第16図の回路とほぼ同じ
手法により累積群桁上げ制御信号をCPi *、累積群桁上げ
発生信号CGi *を生成し、後述する第3実施例(第6図)
を簡略化した回路を用いて構成したものである。
手法により累積群桁上げ制御信号をCPi *、累積群桁上げ
発生信号CGi *を生成し、後述する第3実施例(第6図)
を簡略化した回路を用いて構成したものである。
このBLACG回路105a-1は大別して5つのブロックで構
成される。第1ブロックでは下位群からの桁上げ信号C
-1により第2桁上げ信号C′-1,▲▼を生成す
る。
成される。第1ブロックでは下位群からの桁上げ信号C
-1により第2桁上げ信号C′-1,▲▼を生成す
る。
第2ブロックでは群桁上げ制御信号BP3、群桁上げ発
生信号BG3に基づいて累積群桁上げ制御信号CP3 *、累積
群桁上げ発生信号CG3 *を生成し、これらCP3 *,CG3 *と第
2桁上げ信号C′-1,▲▼とにより第3桁に関
する真の桁上げ信号C3を生成する。
生信号BG3に基づいて累積群桁上げ制御信号CP3 *、累積
群桁上げ発生信号CG3 *を生成し、これらCP3 *,CG3 *と第
2桁上げ信号C′-1,▲▼とにより第3桁に関
する真の桁上げ信号C3を生成する。
以下、同様にして第3ブロックでは対応する群桁上げ
制御信号および群桁上げ発生信号から累積群桁上げ制御
信号および累積群桁上げ発生信号を生成し、第2桁上げ
信号C′-1,▲▼により第7桁に関する真の桁
上げ信号C7を生成する。同様に、第4ブロックでは真の
桁上げ信号C11、第5ブロックでは真の桁上げ信号C15を
それぞれ生成する。
制御信号および群桁上げ発生信号から累積群桁上げ制御
信号および累積群桁上げ発生信号を生成し、第2桁上げ
信号C′-1,▲▼により第7桁に関する真の桁
上げ信号C7を生成する。同様に、第4ブロックでは真の
桁上げ信号C11、第5ブロックでは真の桁上げ信号C15を
それぞれ生成する。
以上のように、1つの群における真の桁上げ信号C3,
C7,C11,C15は仮の桁上げ信号Ci(0),Ci(1)の両方を並
列生成することなく、直接生成される。したがって、従
来のように第2MPX回路104を必要としない。
C7,C11,C15は仮の桁上げ信号Ci(0),Ci(1)の両方を並
列生成することなく、直接生成される。したがって、従
来のように第2MPX回路104を必要としない。
以上のBLACG回路105aの回路素子の総数は126個であ
り、従来回路(第16図、BLACG回路105および第2MPX回路
104の和)の136個に比べ、10素子数少なく、かつ、従来
回路で桁上げ信号C15(1)を生成するのに使用される5入
力NAND回路が、本実施例ではインバータと2入力NORで
構成されているため、真の桁上げ信号C15をより速く生
成することができ、全体の加算速度も向上する。
り、従来回路(第16図、BLACG回路105および第2MPX回路
104の和)の136個に比べ、10素子数少なく、かつ、従来
回路で桁上げ信号C15(1)を生成するのに使用される5入
力NAND回路が、本実施例ではインバータと2入力NORで
構成されているため、真の桁上げ信号C15をより速く生
成することができ、全体の加算速度も向上する。
以上は1つのBLACG回路105a-1について説明したが他
の群を受けもつBLACG回路についても同様な構成となる
ので、その説明は省略する。
の群を受けもつBLACG回路についても同様な構成となる
ので、その説明は省略する。
第2実施例 第5図に、第2実施例を示す。この第5図は第4図に
示すBLACG回路105のうち、基本原理に対応する部分(破
線の枠部分)、すなわち真の桁上げ信号Ciを生成する部
分についてのみ示し、他の部分は省略する。
示すBLACG回路105のうち、基本原理に対応する部分(破
線の枠部分)、すなわち真の桁上げ信号Ciを生成する部
分についてのみ示し、他の部分は省略する。
この第2実施例は、上記(8)式に従って、累積群桁
上げ制御信号CPi *、累積群桁上げ発生信号CGi *および桁
上げ信号CM−m′をAND-OR−インバータにより処理し
た出力をインバータにより反転して真の桁上げ信号Ciを
得るものである。
上げ制御信号CPi *、累積群桁上げ発生信号CGi *および桁
上げ信号CM−m′をAND-OR−インバータにより処理し
た出力をインバータにより反転して真の桁上げ信号Ciを
得るものである。
この第2実施例によれば、最も少ない回路素子数によ
り構成可能である。しかし、処理時間の面では若干遅
い。しかし、その差は1〜1.5μmCMOS素子を用いた場
合、1〜2nsであり、64ビット全加算に要する時間15〜2
0nsの10%以下であり、実用上大きな問題とならない。
り構成可能である。しかし、処理時間の面では若干遅
い。しかし、その差は1〜1.5μmCMOS素子を用いた場
合、1〜2nsであり、64ビット全加算に要する時間15〜2
0nsの10%以下であり、実用上大きな問題とならない。
第3実施例 第6図に、基本原理対応部分についての第3実施例を
示す。
示す。
この第3実施例は、次の(9)式に従って構成したも
のである。すなわち、(8)式は、次のように解釈でき
る。
のである。すなわち、(8)式は、次のように解釈でき
る。
Ci=CGi * (CM−m′=“0"のとき) =CGi *+CPi * (CM−m′=“1"のとき) …(9) この第3実施例によれば、第2実施例(第5図)に比
べて回路素子数が多くなるが、従来回路と比べて少なく
なり、処理速度の面では従来回路と同等であるのでC
Pi,CGi回路を従来より高速化することにより、加算に
要する処理時間の短縮が可能である。
べて回路素子数が多くなるが、従来回路と比べて少なく
なり、処理速度の面では従来回路と同等であるのでC
Pi,CGi回路を従来より高速化することにより、加算に
要する処理時間の短縮が可能である。
第4実施例 第7図に基本原理対応部分についての第4実施例を示
す。
す。
この第4実施例は(8)式において累積群桁上げ制御
信号CPi *と累積群桁上げ発生信号CGi *とが同時に“1"と
はならないことに着目して、次の(10)式に従って構成
したものである。すなわち、(8)式は、 Ci=CGi * (CM−m′=“0"のとき) =CGiCPi (CM−m′=“1"のとき) …(10) で与えられる。
信号CPi *と累積群桁上げ発生信号CGi *とが同時に“1"と
はならないことに着目して、次の(10)式に従って構成
したものである。すなわち、(8)式は、 Ci=CGi * (CM−m′=“0"のとき) =CGiCPi (CM−m′=“1"のとき) …(10) で与えられる。
この第4実施例によれば、第3実施例(第6図)に比
べて回路素子数は増加するが、高速かつ素子数の少ない
EOR回路を用いることにより、従来回路に比べて高速か
つ簡素化が可能である。
べて回路素子数は増加するが、高速かつ素子数の少ない
EOR回路を用いることにより、従来回路に比べて高速か
つ簡素化が可能である。
第5実施例 第8図に基本原理対応部分についての第5実施例を示
す。
す。
この第5実施例は(8)式を次の(11)式のように変
形して、回路の簡素化を図ったものである。
形して、回路の簡素化を図ったものである。
Ci=CGi *(CPi *・CM−m′) ……(11) 第6実施例 第9図に基本原理対応部分についての第6実施例を示
す。
す。
この第6実施例は、第5実施例(第8図)のENOR回路
部分をトランスファーゲートTGを用いて構成したもので
ある。このように、トランスファーゲートTGを用いて回
路の簡素化が可能である。
部分をトランスファーゲートTGを用いて構成したもので
ある。このように、トランスファーゲートTGを用いて回
路の簡素化が可能である。
第7実施例 第10図に第7実施例を示す。
この第7実施例は(8)式において、累積桁上げ制御
信号CPi *と累積桁上げ発生信号CGi *とが同時に“1"とは
ならないことを考慮し、 Ci=CGi * (CPi *=“0"のとき) =CM−m′ (CPi *=“0"のとき) …(12) と解釈した結果、得られたものである。
信号CPi *と累積桁上げ発生信号CGi *とが同時に“1"とは
ならないことを考慮し、 Ci=CGi * (CPi *=“0"のとき) =CM−m′ (CPi *=“0"のとき) …(12) と解釈した結果、得られたものである。
このように構成することで回路の簡素化ならびに処理
速度の高速化を図ることが可能である。
速度の高速化を図ることが可能である。
第8実施例 第11図に第8実施例を示す。第11図(a)は本実施例
のBLACG回路105bをシンボル化した図、同図(b)はそ
の詳細回路図である。
のBLACG回路105bをシンボル化した図、同図(b)はそ
の詳細回路図である。
本実施例によるBLACG回路105bは、先に述べた第1〜
第7実施例のBLACG回路105aがCPi *,CGi *の生成回路と
して、HAND回路とインバータ回路による組合せ回路を用
いて構成したものであるのに対し、それらをトランスフ
ォーゲートTGのワイヤードOR回路とインバータ回路INV
との連鎖回路に置換えて構成し、先のBLACG回路105aと
同等の機能を確保したものである。
第7実施例のBLACG回路105aがCPi *,CGi *の生成回路と
して、HAND回路とインバータ回路による組合せ回路を用
いて構成したものであるのに対し、それらをトランスフ
ォーゲートTGのワイヤードOR回路とインバータ回路INV
との連鎖回路に置換えて構成し、先のBLACG回路105aと
同等の機能を確保したものである。
第11図(b)に示すように、累積群桁上げ制御信号CP
i *((6)式)については、当該BLACG回路105b内の最
小桁である第3桁の群桁上げ制御信号BP3とトランスフ
ァーゲートTGとインバータINVとの連鎖回路の入力端に
与え、各桁(第7,11,15桁)のトランスファーゲートを
その桁の群桁上げ制御信号BPi(BP7,BP11,BP15)によ
り、それぞれON-OFF制御し、トランスファーゲートTGが
OFFとなる桁では“0"に対応する信号を発生させて上位
桁に逐次伝搬させるようにしたものである。伝搬信号は
インバータINVを一段通過するごとに反転する。そこ
で、“0"対応信号の発生は累積群桁上げ制御信号CPi *が
正転する桁では“0"信号、また反転する桁では“1"信号
を上位桁に伝搬させるようにプルダウン用NMOS素子、プ
ルアップ用PMOS素子を用いて対応させる。
i *((6)式)については、当該BLACG回路105b内の最
小桁である第3桁の群桁上げ制御信号BP3とトランスフ
ァーゲートTGとインバータINVとの連鎖回路の入力端に
与え、各桁(第7,11,15桁)のトランスファーゲートを
その桁の群桁上げ制御信号BPi(BP7,BP11,BP15)によ
り、それぞれON-OFF制御し、トランスファーゲートTGが
OFFとなる桁では“0"に対応する信号を発生させて上位
桁に逐次伝搬させるようにしたものである。伝搬信号は
インバータINVを一段通過するごとに反転する。そこ
で、“0"対応信号の発生は累積群桁上げ制御信号CPi *が
正転する桁では“0"信号、また反転する桁では“1"信号
を上位桁に伝搬させるようにプルダウン用NMOS素子、プ
ルアップ用PMOS素子を用いて対応させる。
一方、累積群桁上げ発生信号CGi *((7)式)につい
ては、上記累積桁上げ制御信号CPi *の場合と同様に構成
する。すなわち、トランスファーゲートTGとインバータ
INVの連鎖回路への入力は当該BLACG回路105b内の最小桁
である第3桁の群桁上げ発生信号BG3であり、各桁のト
ランスファーゲートTGをその桁の群桁上げ発生信号(BG
7,BG11,BG15)によりそれぞれON-OFF制御する。トラ
ンスファーゲートTGがOFFとなる桁では群桁上げ発生信
号BGiに対応した信号を発生させて順次上位桁に伝え
る。
ては、上記累積桁上げ制御信号CPi *の場合と同様に構成
する。すなわち、トランスファーゲートTGとインバータ
INVの連鎖回路への入力は当該BLACG回路105b内の最小桁
である第3桁の群桁上げ発生信号BG3であり、各桁のト
ランスファーゲートTGをその桁の群桁上げ発生信号(BG
7,BG11,BG15)によりそれぞれON-OFF制御する。トラ
ンスファーゲートTGがOFFとなる桁では群桁上げ発生信
号BGiに対応した信号を発生させて順次上位桁に伝え
る。
なお、第11図においては、CPi *生成回路において各ト
ランシファーゲートTG1段ごとにインバータINVを挿入し
ているが、トランスファーゲートTGの2段ごと、3段ご
ともしくはそれらの組み合せにより挿入して構成しても
よい。
ランシファーゲートTG1段ごとにインバータINVを挿入し
ているが、トランスファーゲートTGの2段ごと、3段ご
ともしくはそれらの組み合せにより挿入して構成しても
よい。
本実施例において、累積桁上げ制御信号CPi *、累積群
桁上げ発生信号CGi *および桁上げ信号CM−m′(図で
はC-1)により真の桁上げ信号Ciを生成する回路とし
て、第7実施例(第10図)の回路を用いている。
桁上げ発生信号CGi *および桁上げ信号CM−m′(図で
はC-1)により真の桁上げ信号Ciを生成する回路とし
て、第7実施例(第10図)の回路を用いている。
このような組み合せとすることにより、第1実施例
(第4図)の回路を用いるよりも少ない回路素子数で、
かつ、第3実施例(第6図)もしくは第4実施例(第7
図)の回路を用いる場合と同等の高速性を確保すること
ができる。
(第4図)の回路を用いるよりも少ない回路素子数で、
かつ、第3実施例(第6図)もしくは第4実施例(第7
図)の回路を用いる場合と同等の高速性を確保すること
ができる。
以上の本実施例において、回路素子数は69個であり、
従来例の136個に比べ半減させることができ、高速性を
犠牲にすることなく、回路素子数の大幅削減が可能とな
る。
従来例の136個に比べ半減させることができ、高速性を
犠牲にすることなく、回路素子数の大幅削減が可能とな
る。
回路素子数の減少と処理速度の高速性を同時に達成す
るためには、下位桁を処理するBLACG回路として第8実
施例(第11図)のBLACG回路105bを採用し、上位桁を処
理するBLACG回路として累積桁上げ制御信号CPi *、累積
桁上げ発生信号CPi *をトランスファーゲートTGとインバ
ータINVの連鎖回路で生成する回路と第3実施例(第6
図)とを組み合せた構成の回路を採用するとよい。
るためには、下位桁を処理するBLACG回路として第8実
施例(第11図)のBLACG回路105bを採用し、上位桁を処
理するBLACG回路として累積桁上げ制御信号CPi *、累積
桁上げ発生信号CPi *をトランスファーゲートTGとインバ
ータINVの連鎖回路で生成する回路と第3実施例(第6
図)とを組み合せた構成の回路を採用するとよい。
なお、上記の説明においては、群分けビット数m=
m′=4とした例を述べたが、一般にm≠m′でよく、
またm≠4であってもよい。
m′=4とした例を述べたが、一般にm≠m′でよく、
またm≠4であってもよい。
また、処理すべきデータA,Bのうち、上記桁と下位桁
との相互間で群分けビット数m(またはm′)の値が異
なっていてもよい。
との相互間で群分けビット数m(またはm′)の値が異
なっていてもよい。
さらに、下位桁において仮の和信号Fi(0),Fi(1)を予
め生成しておくことを止め、真の和信号Fiを Fi=PiCi-1 ……(13) として直接演算し、上位桁のみ桁上げ信号CM′−1の
値によって仮の和信号Fi(0),Fi(1)(もしくは他の同様
な信号)を選択出力する方式を用いて回路を一層簡略化
することも可能である。
め生成しておくことを止め、真の和信号Fiを Fi=PiCi-1 ……(13) として直接演算し、上位桁のみ桁上げ信号CM′−1の
値によって仮の和信号Fi(0),Fi(1)(もしくは他の同様
な信号)を選択出力する方式を用いて回路を一層簡略化
することも可能である。
第9実施例 第12図〜第14図に、第9実施例を示す。本実施例にお
いて、第1〜第8の実施例および従来例と異なる点は、
BLACG回路の構成である。入力データA,B,ULB回路100、C
AS回路101、第1MPX回路102については同一の構成をとる
ので同一の符号を附してその説明は省略する。
いて、第1〜第8の実施例および従来例と異なる点は、
BLACG回路の構成である。入力データA,B,ULB回路100、C
AS回路101、第1MPX回路102については同一の構成をとる
ので同一の符号を附してその説明は省略する。
本実例に係るBLACG回路105c,105dは群桁上げ制御信号
BPi、群桁上げ発生信号BGiおよび桁上げ信号CM−m′
により真の桁上げ信号Ciを求める場合に、第1実施例
(第3図)のようにBLACG回路105aによる1段階の処理
のみではなく、2段階(105c,105d)あるいはそれ以上
の段階に分けて処理するようにしたものである。
BPi、群桁上げ発生信号BGiおよび桁上げ信号CM−m′
により真の桁上げ信号Ciを求める場合に、第1実施例
(第3図)のようにBLACG回路105aによる1段階の処理
のみではなく、2段階(105c,105d)あるいはそれ以上
の段階に分けて処理するようにしたものである。
すなわち、第1実施例(第3図)においては群桁上げ
制御信号BPi、群桁上げ発生信号BGiを4桁分集めて各桁
の真の桁上げ信号Ciを生成している。本実施例では、こ
れに代えて4桁分の入力信号に対して下位の3桁分のみ
の真の桁上げ信号とその最上位桁の累積群桁上げ制御信
号CPi *および累積群桁上げ発生信号CGi *とをBLACG回路1
05cにより生成する。そして、各BLACG回路105cから出力
される累積群桁上げ制御信号CPi *および累積群桁上げ発
生信号CGi *をBLACG回路105dに出力する。BLACG回路105d
では、当該105d内でnビットの最下位桁より下の桁(i
=−1)からの桁上げ信号CinとともにCPi *,CGi *を処
理し、真の桁上げ信号Ciを生成する。ここでの処理は第
1実施例(第3図)の場合と同様である。そして、生成
された真の桁上げ信号CiをBLACG回路105cに対し、下位
桁からの桁上げ信号として入力する。この桁上げ信号は
BLACG回路105c内で処理すべき3桁分の真の桁上げ信号
として確定する。
制御信号BPi、群桁上げ発生信号BGiを4桁分集めて各桁
の真の桁上げ信号Ciを生成している。本実施例では、こ
れに代えて4桁分の入力信号に対して下位の3桁分のみ
の真の桁上げ信号とその最上位桁の累積群桁上げ制御信
号CPi *および累積群桁上げ発生信号CGi *とをBLACG回路1
05cにより生成する。そして、各BLACG回路105cから出力
される累積群桁上げ制御信号CPi *および累積群桁上げ発
生信号CGi *をBLACG回路105dに出力する。BLACG回路105d
では、当該105d内でnビットの最下位桁より下の桁(i
=−1)からの桁上げ信号CinとともにCPi *,CGi *を処
理し、真の桁上げ信号Ciを生成する。ここでの処理は第
1実施例(第3図)の場合と同様である。そして、生成
された真の桁上げ信号CiをBLACG回路105cに対し、下位
桁からの桁上げ信号として入力する。この桁上げ信号は
BLACG回路105c内で処理すべき3桁分の真の桁上げ信号
として確定する。
なお、以上はBLACG回路105c,105dによる2段階構成で
あるが、それ以上の段階の場合には上記同様のプロセス
をくり返すだけでよい。
あるが、それ以上の段階の場合には上記同様のプロセス
をくり返すだけでよい。
以上の本実施例によれば、第1実施例(第3図)に比
べて必要となる回路素子数は若干増えることになるが、
リップルキャリー処理を並列処理に置き換えることにな
るので真の桁上げ信号Ciの生成速度を高速化することが
でき、全体として従来例よりも少ない回路素子数で、か
つ高速性を保持することができる。
べて必要となる回路素子数は若干増えることになるが、
リップルキャリー処理を並列処理に置き換えることにな
るので真の桁上げ信号Ciの生成速度を高速化することが
でき、全体として従来例よりも少ない回路素子数で、か
つ高速性を保持することができる。
第10実施例 以上の第1〜第9実施例は並列全加算器の例について
示したものであるが、本発明並列全減算器にも適用可能
である(図示省略)。
示したものであるが、本発明並列全減算器にも適用可能
である(図示省略)。
並列全減算器の場合、加算器の場合という桁上げ制御
信号Piを“桁借り制御信号”とし、桁上げ発生信号Giを
“桁借り発生信号”とする。
信号Piを“桁借り制御信号”とし、桁上げ発生信号Giを
“桁借り発生信号”とする。
その場合の桁借り制御信号Piは の排他的論理和の否定(ENOR)で与えられる。また、桁
借り発生信号Giは で与えられる。そして累積桁上り制御信号BPi *を“累積
桁借り制御信号”とし、累積桁上り発生信号BGi *を“累
積桁借り制御信号”とするとともに、桁上り信号C
M−m′を“桁借り信号CM−m′”とし、演算を順次
最小桁から最大桁に向かって行うこととする。このとき
M-は第i桁の属する群減算器(CSA相当回路201)内で処
理すべき信号の最下位桁、Mは第i桁の累積群桁借り制
御信号CPi *および累積群桁借り発生信号CGi *を処理する
BLACG相当回路内で処理すべき信号の最下位桁である。
このような信号設定で、上記第1〜第9の実施例に示す
回路を用いて並列全減算器を構成し、真の桁借り信号Ci
を得ることができる。したがって、その詳細な説明は省
略する。
借り発生信号Giは で与えられる。そして累積桁上り制御信号BPi *を“累積
桁借り制御信号”とし、累積桁上り発生信号BGi *を“累
積桁借り制御信号”とするとともに、桁上り信号C
M−m′を“桁借り信号CM−m′”とし、演算を順次
最小桁から最大桁に向かって行うこととする。このとき
M-は第i桁の属する群減算器(CSA相当回路201)内で処
理すべき信号の最下位桁、Mは第i桁の累積群桁借り制
御信号CPi *および累積群桁借り発生信号CGi *を処理する
BLACG相当回路内で処理すべき信号の最下位桁である。
このような信号設定で、上記第1〜第9の実施例に示す
回路を用いて並列全減算器を構成し、真の桁借り信号Ci
を得ることができる。したがって、その詳細な説明は省
略する。
以上述べたように、本発明によれば、群選択先見方式
を用いた2進演算器において、2つの仮の桁上げ信号を
並列生成することがないため、演算速度の高速性を犠牲
にすることなく、回路の素子数を大幅に削減しうる並列
全加算器および並列全減算器を提供することができる。
を用いた2進演算器において、2つの仮の桁上げ信号を
並列生成することがないため、演算速度の高速性を犠牲
にすることなく、回路の素子数を大幅に削減しうる並列
全加算器および並列全減算器を提供することができる。
その結果、長大ビットデータを処理する並列全加算器
(または全減算器)の実現に際し、限られた素子数で回
路を構成しなければならないLSIへの実装が容易とな
る。
(または全減算器)の実現に際し、限られた素子数で回
路を構成しなければならないLSIへの実装が容易とな
る。
第1図は請求項1記載の発明に対応するブロック図、 第2図は、本願発明を並列減算器に応用した場合のブロ
ック図、 第3図は本発明の第1実施例に係る並列全加算器を64ビ
ットALUへの適用例を示すブロック図、 第4図は本発明の第1実施例の具体例を示す回路図、 第5図は本発明の第2実施例を示す回路図、 第6図は本発明の第3実施例を示す回路図、 第7図は本発明の第4実施例を示す回路図、 第8図は本発明の第5実施例を示す回路図、 第9図は本発明の第6実施例を示す回路図、 第10図は本発明の第7実施例を示す回路図、 第11図は本発明の第8実施例を示すブロック図、 第12図は本発明の第9実施例を示す回路図、 第13図は第9実施例におけるBLACG回路(105c)の例を
示す回路図、 第14図は第9実施例におけるBLACG回路(105d)の例を
示す回路図、 第15図は従来の並列全加算器を64ビットALUに適用した
例を示すブロック図、 第16図は従来のCSA回路例を示す回路図、 第17図は従来のBLACG回路例を示す回路図である。 100……ULB回路、101……群加算回路、102……第1マル
チプレクサ(セレクタ)回路、103……BPi,BGi生成回
路、104……第2マルチプレクサ(セレクタ)回路、105
……BLACG回路、106……CPi *,CGi *生成回路、107……
真の桁上げ信号生成回路、200……ULB回路、201……群
減算回路、203……BPi,BGi生成回路、206……CPi *,CG
i *生成回路、207……真の桁借り信号生成回路、A,B……
2進数nビットデータ、Pi……桁上げ制御信号、Gi……
桁上げ発生信号、BPi……群桁上げ制御信号、BPi……群
桁上げ発生信号、CPi *,CPM′−1 *……累積群桁上げ
制御信号、CGi *,CGM′−1 *……累積群桁上げ発生信
号、CM−m′……真の桁上げ信号。m-……一つの群加
算器内で処理する信号の桁数、m……一つのBLACG回路
内で処理する信号の桁数、M-……一つの群加算器内で処
理する信号の最下位桁、M……一つのBLACG回路内で処
理する信号の最下位桁、
ック図、 第3図は本発明の第1実施例に係る並列全加算器を64ビ
ットALUへの適用例を示すブロック図、 第4図は本発明の第1実施例の具体例を示す回路図、 第5図は本発明の第2実施例を示す回路図、 第6図は本発明の第3実施例を示す回路図、 第7図は本発明の第4実施例を示す回路図、 第8図は本発明の第5実施例を示す回路図、 第9図は本発明の第6実施例を示す回路図、 第10図は本発明の第7実施例を示す回路図、 第11図は本発明の第8実施例を示すブロック図、 第12図は本発明の第9実施例を示す回路図、 第13図は第9実施例におけるBLACG回路(105c)の例を
示す回路図、 第14図は第9実施例におけるBLACG回路(105d)の例を
示す回路図、 第15図は従来の並列全加算器を64ビットALUに適用した
例を示すブロック図、 第16図は従来のCSA回路例を示す回路図、 第17図は従来のBLACG回路例を示す回路図である。 100……ULB回路、101……群加算回路、102……第1マル
チプレクサ(セレクタ)回路、103……BPi,BGi生成回
路、104……第2マルチプレクサ(セレクタ)回路、105
……BLACG回路、106……CPi *,CGi *生成回路、107……
真の桁上げ信号生成回路、200……ULB回路、201……群
減算回路、203……BPi,BGi生成回路、206……CPi *,CG
i *生成回路、207……真の桁借り信号生成回路、A,B……
2進数nビットデータ、Pi……桁上げ制御信号、Gi……
桁上げ発生信号、BPi……群桁上げ制御信号、BPi……群
桁上げ発生信号、CPi *,CPM′−1 *……累積群桁上げ
制御信号、CGi *,CGM′−1 *……累積群桁上げ発生信
号、CM−m′……真の桁上げ信号。m-……一つの群加
算器内で処理する信号の桁数、m……一つのBLACG回路
内で処理する信号の桁数、M-……一つの群加算器内で処
理する信号の最下位桁、M……一つのBLACG回路内で処
理する信号の最下位桁、
Claims (2)
- 【請求項1】2つのnビット2進数データ(A,B)を入
力として、各桁の桁上げ制御信号(Pi)および桁上げ発
生信号(Gi)を生成する手段(100)と、前記2つのn
ビット2進数データ(A,B)を所定のビット数ごとに群
分けし、群分けされた各データに対応する前記各桁上げ
制御信号(Pi)、桁上げ発生信号(Gi)および真の桁上
げ信号(CM′−1)に基づいて並行処理により前記2
つのnビット2進数データ(A,B)の算術和を演算して
真の和信号(Fi)を生成する群加算手段(101)と、前
記桁上げ制御信号(Pi)および桁上げ発生信号(Gi)に
基づいて前記各群に対応する群桁上げ制御信号(BPi)
および郡桁上げ発生信号(BGi)を生成する手段(103)
と、を備えた2進演算器において、 前記群桁上げ制御信号(BPM〜BPM′−1)および群桁
上げ発生信号(BGM〜BGM′−1)に基づいて累積群桁
上げ制御信号(CPM′−1 *)及び累積群桁上げ発生信
号(CGM′−1 *)を生成する手段(106)と、 前記累積群桁上げ制御信号(CPM′−1 *)、累積群桁
上げ発生信号(CGM′−1 *)および当該群への桁上げ
信号(CM−m′)により真の桁上げ信号
(CM′−1)を生成する手段(107)と、を備え、 真の桁上げ信号(CM′−1)を生成するのに必要な前
記累積群桁上げ制御信号(CPM′−1 *)、前記累積群
桁上げ発生信号(CGM′−1 *)は、該群加算回路への
下位桁からの桁上げ信号(CM−m′)が入力される前
に予め生成しておき、前記桁上げ信号(CM−m′)が
入力された時点で前記累積群桁上げ制御信号(CP
M′−1 *)、累積群桁上げ発生信号(CGM′−1 *)
および桁上げ信号(CM−m′)の3つの信号のみを用
いて当該群加算回路が出力すべき真の桁上げ信号(C
M′−1)を生成することを特徴とする2進演算器。 - 【請求項2】累積群桁上げ制御信号(CPM′−1 *)お
よび累積群桁上げ発生信号(CGM′−1 *)の生成手段
(106)を3段以上のトランスファーゲートとインバー
タとの連鎖回路で構成したことを特徴とする請求項1記
載の2進演算器。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63110889A JP2563473B2 (ja) | 1988-05-07 | 1988-05-07 | 2進演算器 |
EP89303850A EP0347029B1 (en) | 1988-04-20 | 1989-04-19 | Binary carry or borrow look-ahead circuit |
DE68927488T DE68927488T2 (de) | 1988-04-20 | 1989-04-19 | Binäre Übertragvorgriffsschaltung |
KR8905208A KR920003517B1 (en) | 1988-04-20 | 1989-04-20 | Binary operator |
US07/883,247 US5434810A (en) | 1988-04-20 | 1992-05-07 | Binary operator using block select look ahead system which serves as parallel adder/subtracter able to greatly reduce the number of elements of circuit with out sacrifice to high speed of computation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63110889A JP2563473B2 (ja) | 1988-05-07 | 1988-05-07 | 2進演算器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01281529A JPH01281529A (ja) | 1989-11-13 |
JP2563473B2 true JP2563473B2 (ja) | 1996-12-11 |
Family
ID=14547257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63110889A Expired - Fee Related JP2563473B2 (ja) | 1988-04-20 | 1988-05-07 | 2進演算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2563473B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH056263A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | 加算器およびその加算器を用いた絶対値演算回路 |
JPH0561643A (ja) * | 1991-09-03 | 1993-03-12 | Mitsubishi Electric Corp | キヤリールツクアヘツド加算器 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6382515A (ja) * | 1986-09-27 | 1988-04-13 | Toshiba Corp | 加算器 |
-
1988
- 1988-05-07 JP JP63110889A patent/JP2563473B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH01281529A (ja) | 1989-11-13 |
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