KR100224278B1 - 패스 트랜지스터 로직을 사용하는 조건 합 가산기 및 그것을 구비한 집적 회로 - Google Patents

패스 트랜지스터 로직을 사용하는 조건 합 가산기 및 그것을 구비한 집적 회로 Download PDF

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Abstract

여기에 개시되는 집적화된 패스 트랜지스터 로직 회로는 7개의 모듈화된 합 발생 블록들과, 2개의 캐리 발생 블록들로 구성되는 조건 합 가산기를 구비한다. 상기 조건 합 가산기에서, 각 합 발생 블록들 내에 존재하는 멀티플렉서 체인을 통한 캐리 전파가 상기 체인의 최종 단에 도달하기 전에 상기 최종 단은 각 캐리 발생 블록들로부터의 블록 캐리 (BCi) 및

Description

패스 트랜지스터 로직을 사용하는 조건 합 가산기 및 그것을 구비한 집적 회로(CONDITIONAL SUM ADDER USING PASS-TRANSISTOR LOGIC AND INTEGRATED CIRCUIT HAVING THE SAME)
본 발명은 집적화된 패스 트랜지스터 로직 회로(integrated pass-transistor logic circuit)에 관한 것으로, 더 구체적으로는 패스 트랜지스터 로직(pass-transistor logic; PL)들을 사용하는 조건 합 가산기(conditional sum adder; CSA) 및 그것을 구비하는 집적 회로에 관한 것이다.
더 높은 속도, 더 작은 사이즈, 더 낮은 전력은 회로 설계의 주요 목적들에 해당한다. CMOS(Complementary Metal Oxide Semiconductor) 회로들은 NMOS(N-type MOS)나 PMOS(P-type MOS) 회로들, 그리고, 여러 응용 분야들에서, 바이폴라(bipolar) 회로들에 비해 그들의 특성상 더 낮은 전력과 더불어 더 높은 성능을 갖는다. CMOS 소자들에 대한 끊임없는 선호는 고밀도 로직(dense logic), 저전력 소모(low power dissipation), 낮은 공급 전압(low supply votage) 및, 고속 자동화된 통합 기능(highly automated synthesis)을 갖는 고도의 단일 기판 시스템들(complex monolithic systems)을 설계하는 데 있어 CMOS 설계 기술이 주요 기술로서 자리 매김하도록 하고 있다.
하지만, CMOS 스태틱 로직(static logic) 회로는 입력 신호에 따라 CMOS 인버터를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터가 동시에 도통(turn on)되는 경우가 발생된다. 이와 같이 PMOS 및 NMOS 트랜지스터들이 동시에 도통되는 경우에는 큰 누설 전류가 흐르게 되고, 이로 인하여 CMOS 스태틱 로직 회로는 저전력 및 고속 동작에 적합하지 않게 된다. 따라서, 고속 및 저전력 응용 분야에 있어서, CMOS 설계 기술들은 매정하게도 동작 속도와 전력(즉, 다이 사이즈) 중에서 어느 하나만을 선택하든지 아니면 적당한 선에서 양자의 균형을 취할 것을 요구하고 있다. 이것이 CMOS 설계 기술들의 설계 적응성(design flexibility)을 제한하고 있다.
여러 응용 분야에서, 전력의 증가 또는 속도의 감소 없이 회로 크기를 줄이기 위해 패스-트랜지스터 로직(PL)이 이용되고 있다. 이런 패스-트랜지스터 로직 회로들의 도입은 위와 같은 절충 곤란(trade-offs)을 최소화시켜 주고 있다. 현재, 고속 및 저전력 디지털 시스템에는, 패스 트랜지스터 로직의 사용이 일반화되고 있는 추세에 있으며, 패스-트랜지스터 로직은 광범한 중간 신호 처리 회로들(extensive intermediate signal processing circuits)은 물론 고속 및 저전력 디지털 시스템의 강력한 설계 기술로서 부상하고 있다.
도1은 패스 트랜지스터 로직 회로의 예로서 3 비트 전가산기(3-bit full adder)를 보여주고 있다. 도 1에 도시된 바와 같이, 3 비트 전가산기는 기능 블록(functional block; FB) (2)와 레벨 복원 블록(level restoration block; LRB) (4)로 구성된다. 상기 기능 블록 (2)는 저전력과 고속 동작 및 칩 면적(chip area)의 축소를 위해 NMOS 트랜지스터들 만으로 구성되며, 3 입력 신호들 (A), (B) 및 (C)의 가산을 실행하여 합 신호 (SUM), 캐리 신호 (CARRY), 그들의 상보 신호들를 출력한다. 사이 레벨 복원 블록 (4)는 기능 블록 (2)로 부터의 약 하이 레벨(weak high level) VDD-VTN(여기서, VDD는 강 하이 레벨(strong of full high level)의 전압, VTN는 NMOS 트랜지스터 드레솔드 전압)의 신호를 강하이 레벨 (VDD)의 신호로 복원하는 기능을 한다.
도2a 내지 도 2d 에는 종래의 레벨 복원 회로들이 도시되어 있다. 도2a 에 도시된 회로는 보상 패스 트랜지스터 로직(complementary pass-transistor logic; CPL)에서 사용되는 레벨 복원 회로이다. 도2a에 도시된 바와 같이, CPL의 레벨 복원 블록은 CMOS 인버터로들로 구성된다.
이런 CPL 레벨 복원 블록에서, 예컨대, 그것의 한 입력 단자 (IN)으로 강 로우 레벨(strong or full low level) 즉, 그라운드 레벨(groud level) (VSS)의 신호가 인가될 때, 상기 제1인버터의 PMOS 트랜지스터가 도통되어서 강 하이 레벨 (VDD)의 신호가 레벨 복원 회로의 한 출력 단자 즉, 상기 제1인버터의 출력 단자를 통해 출력된다. 그러나, 레벨 복원 블록의 다른 한 입력로 약 하이 레벨 (VDD-VIN)의 신호가 인가될 때, 상기 제2인버터의 NMOS 트랜지스터가 도통되어서 상기 약 하이 레벨의 신호가 레벨 복원 블록의 다른 한 출력 단자 즉, 상기 제2인버터의 출력 단자 (OUT)을 통해 출력된다. 이런 현상은 상기 약 하이 레벨(VDD-VIN)의 신호가 인가되는 제2인버터의 PMOS 트랜지스터가 상기 약 하이 신호에 의해 완전히 부도통되지 않기 때문에 발생된다. 따라서, 이 CPL 레벨 복원 회로에서는, PMOS 트랜지스터가 완전히 오프되지 않기 때문에 작은 양의 누설 전류(leakage current)가 PMOS 트랜지스터를 통해 항상(normally) 흐른다. 그 결과, 동작 속도는 높은 반면에 전력 소모가 커진다.
이와 같은 CPL 레벨 복원 회로의 문제점들을 해결하기 위해, 도 2b 내지 도 2d에 각각 도시된 바와 같은, PMOS 래치형(PMOS latched type) CPL(또는 CPL2), 독립형(standalone type) 및, SRPL(swing restored pass-transistor logic) 레벨 복원 회로들이 개시되었다.
상기 개량된 회로들 중에서, 특히, SRPL 레벨 복원 회로는 도 2a의 CPL 레벨 복원 회로와 마찬가지로, CMOS 인버터들 만으로 구성된다. 다만, 레벨 복원 블록의 한 입력 단자 (IN)이 제1인버터의 출력 단자및 제2인버터의 입력 단자와 공통적으로 접속되고, 상기 레벨 복원 블록의 다른 입력 단자가 제2인버터의 출력 단자 OUT) 및 제1인버터의 입력 단자와 공통적으로 접속된다.
이와 같은 SRPL 레벨 복원 회로에서, 예컨대, 기능 블록 (2)로부터 입력 단자(IN)으로 약 하이 레벨 (VDD-VTN)의 신호가 인가될 때, 약 하이 레벨의 신호가 레벨 복원 회로의 한 출력 단자 즉, 제1인버터의 출력 단자를 통해 출력된다. 이때, 제2인버터의 입력 단자에도 역시 약 하이 레벨의 신호가 인가되므로 제2인버터의 NMOS 트랜지스터가 도통되어서 레벨 복원 블록의 다른 한 출력 단자 즉, 제2인버터의 출력 단자 (OUT)은 강 로우 레벨로 된다. 이로 인해, 제1인버터의 PMOS 트랜지스터가 완전히 도통되어서 레벨 복원 회로의 출력 단자가 강 하이 레벨로 복원된다. 이로써, 제2인버터의 PMOS 트랜지스터가 완전히 부도통되어서 누설 전류가 흐르지 않게 된다.
그러나, 상기 SRPL 레벨 복원 회로는 VDD레벨로의 복원은 우수하지만, 출력 단자 전압이 기능 블록 (2)의 NMOS 트랜지스터들을 통해 방전된다. 따라서, 전가산기 등과 같이, 다단의 NMOS 트랜지스터들이 직렬로 연결된 기능 블록을 갖는 로직 회로에서, 방전 시간이 상당히 길어지게 되므로 지연 시간이 증가한다.
한편, 현재의 고성능 마이크로프로세서들(200 MHz 또는 그 이상의 동작 주파수를 가짐)의 부동 소수점 동작(floating-point operation) 성능을 향상시키는 것은 필수불가결한 것이 되고 있다. 특히, 멀티미디어 응용 제품에 대한 수요의 증가로 인해, 명령 축소형 컴퓨터(reduced instruction set computer; RISC)들, 디지털 신호 처리기(digital signal processor; DSP)들, 그래픽 가속기(graphics accelerator)들 등에서, 고속 승산(high-speed multiplication)의 중요성은 더욱 증대되고 있다.
이런 요구에 부응하는 고속 54×54 비트 승산기(N. Ohkubo et al., A 4.4ns CMOS 54×54-b Multiplier Using Pass-Transistor Multiplexer, IEEE Journal of Solid-State Circuits, Vol. 30, No. 3, pp 251-257, March, 1995.)가 개시된 바 있다. 도3에는, 상기 문헌에 개시된 승산기의 구조와 도시되어 있다. 도3을 참조하면, 상기 승산기는 부스 알고리즘(Booth's algorithm) 및 월러스 트리(Wallace's tree)를 이용한 것으로서, 개량된 부스 인코더(modified Booth's encoder; MBE) (12)와 복수 개의 4-2 압축기들(compressors)로 이뤄지는 월러스 트리 압축부 (14) 및 108 비트 조건 합 가산기(CSA) (16)으로 구성된다. 상기 조건 합 가산기는 조건 캐리 선택(conditional carry-selection; CCS) 가산기 또는 캐리 룩 어헤드(carry lookkahead; CLA) 가산기라 불리우기도 한다.
상기 월러스 트리 압축부 (14)는 54 개의 압축 유니트들로 구성된다. 개량된 부스 인코더 (12)로부터의 54 개의 수직 데이터(vertical data)는 54 개의 압축 유니트들로 각각 제공된다. 32 비트의 부분적(partial product)으로 구성되는 각 수직 데이터는 대응하는 압축 유니트에 의해 최종적으로 1 비트 캐리와 1 비트 합으로 압축된다. 각 압축 유니트들의 최종 캐리 및 합 신호들은 상호간 동등한 지연 시간을 가진다. 상기 월러스 트리 압축부 (14)로부터의 최종 캐리 및 합 신호들은 108 비트 조건 합 가산기 (16)으로 제공된다. 108 비트 조건 합 가산기 (16)은 54×54 비트 승산기의 최종 데이터를 발생한다.
그러나, 이런 종래의 곱셈기는 수직 데이터를 생성하기 위해 부스 알고리즘에 따른 인코더를 채용하고 있기 때문에 하드웨어가 복잡하다.
한편, 각 4-2 압축기로는 5 비트 데이터 즉, 대응하는 32 비트 수직 데이터 중의 4 비트 및 앞 단의 압축 유니트로부터의 1 비트 캐리가 입력되고, 거기로부터는 3 비트 데이트 적, 캐리, 합 및 다음 단의 압축 유니트로 제공될 캐리가 출력된다.
도4a 에는, 4-2 압축기와 108 비트 조건 합 가산기에서 사용되는 패스 트랜지스터 멀티플렉서가 도시되어 있다. 도 4b는 도 4a에 도시된 패스 트랜지스터 멀티플렉서의 상세 회로도이다. 이 멀티플렉서에서, 제어 신호 S가 로우일 때에는 데이터 D0가 선택되고, 제어 신호 S가 하이일 때에는 데이터 D1이 선택된다. 출력은 다음 단 멀티플렉서의 입력 제어 신호로서 사용된다.
도5는 도3에 도시된 종래의 108 비트 조건 합 가산기의 구조를 보여주고 있다. 도5를 참조하면, 종래의 108 비트 조건 합 가산기 (CSA)는 14 개의 반가산기 (half adder) 블록들 (HA)와, 14 개의 제1캐리 룩 어헤드 가산기 블럭들 (CLA1's), 7개의 제2캐리 룩 어헤드 가산기 블록들 (CLA2's), 3 개의 멀티플렉서들 (MUX's) 및, 14 개의 조건 합 선택 블록들 (CSS's)로 구성된다. 하나의 반가산기 (HA)와 하나의 제1캐리 룩 어헤드 가산기 블록 (CLA1)은 하나의 8 비트 모듈화된 조건 캐리 선택 블록을 이룬다. 도 6은 8 비트 모듈화된 조건 캐리 선택 블록의 구성을 보여주고 있다. 또한, 도 7에는 제2캐리 룩 어헤드 가산기 블록 (CLA2)의 구성이 도시되어 있다.
도5에 도시된 108 비트 조건 합 가산기에서, 하나의 멀티플렉서에 의한 지연시간을 tMUX라 하면, 입력 신호들이 거기로 인가되는 시간으로부터 출력 신호들이 거기로부터 출력되는 시간 간의 간격 즉, 멀티플렉서들에 의한 지연 시간(delay time)은 12MUX가 된다. 구체적으로, 입력 신호들이 반가산기에 의해 tMUX, 제1캐리 룩 어헤드 가산기 블록 (CLA1)에 의해 4tMUX, 제2캐리 룩 어헤드 가산기 블록 (CLA2)에 의해 3tMUX, 직렬로 연결된 3 개의 멀티플렉서들에 의해 3tMUX, 그리고 조건합 선택 블록 (CSS)에 의해 tMUX만큼씩 지연된다.
이와 같이 긴 임계 경로(critical path)는 합 신호의 발생과 캐리 신호의 발생이 동시에 이뤄지도록 하는데 그 원인이 있다. 캐리 전파 시간(carry propagation time)은 합 전파 시간(sum propagation time)보다 느리므로 조건 합 가산기의 동작 속도는 결국 캐리 전파 시간에 의해 결정된다. 더욱이, 상기 종래의 조건 합 가산기 회로 구조에서는, 캐리 신호와 합 신호가 다음 단의 멀티플렉서로 반드시 전파되도록 되어 있기 때문에, 최종 출력 단의 바로 앞 단 까지의 합 신호의 전파가 아무리 빠르게 이뤄 진다 하고 최종적인 캐리 신호의 전파가 완료된 시점으로부터 다시 tMUX만큼 더 지연된 후에야 최종적인 출력 신호들이 출력된다.
본 발명의 목적은 향상된 동작 속도를 가지는 조건 합 가산기를 제공하는 것이다.
본 발명의 다른 목적은 작은 전력 소모의 조건 합 가산기를 제공하는 것이다.
본 발명의 또 다른 목적은 동작 속도가 합 전파 시간에 의해 결정되는 조건 합 가산기를 제공하는 것이다.
본 발명의 또 다른 목적은 조건 합 가산기에서 합 전파(sum paropagation)보다 더 빠른 캐리 전파(carry praopagation)를 갖는 캐리 발생 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 개량된 부스 인코더 대신에 입력 데이터를 직접적으로 압축하는 인코더를 사용하고 뛰어난 성능의 압축기 및 고속의 조건 합 가산기를 가지는 54×54 승산기를 제공하는 것이다.
본 발명의 또 다른 목적은 작은 칩의 면적에서도 고속 동작 특성을 얻을 수 있는 에너지 절약형 패스 트랜지스터 로직 회로를 제공하는 것이다.
도1은 패스 트랜지스터 로직을 갖는 전형적인 3 비트 전가산기의 구성을 보여주는 회로도.
도2a는 종래의 레벨 복원 회로의 상세 회로도.
도2b는 종래의 다른 레벨 복원 회로의 상세 회로도.
도2c는 종래의 또 다른 레벨 복원 회로의 상세 회로도.
도2d는 종래의 또 다른 레벨 복원 회로의 상세 회로도.
도3은 패스 트랜지스터 멀티플렉서들을 사용하는 종래의 108 비트 조건 합 가산기가 실현된 54×54 비트 승산기의 블록도.
도4a는 패스 트랜지스터 멀티플렉서의 블록도.
도4b는 패스 트랜지스터 멀티플렉서의 회로도.
도5는 도3의 108 비트 조건 합 가산기의 상세한 구성을 보여주는 블록도.
도6은 도 5에 도시된 반가산기와 CLA1 가산기로 이뤄지는 8 비트 조건 캐리 선택 블록의 구성을 보여주는 블록도.
도7은 도 5의 CLA2 가산기의 구성을 보여주는 블록도.
도8은 본 발명에 따른 레벨 복원 회로의 바람직한 실시예의 상세 회로도.
도9는 본 발명에 따른 1 비트 전가산기의 구성을 보여주는 회로도.
도10a는 전가산기의 이상적인 시뮬레이션 환경을 보여주는 블록도.
도10b는 25MHz 사이클에 대한 도10a의 전가산기의 입력 및 출력 파형도.
도11은 캐스케이드 전가산기 체인의 시뮬레이션 환경을 보여주는 블록도.
도12는 도11의 전가산기 체인에서 각 패스 트랜지스터 로직에 대한 평균 지연의 특성을 보여주는 그래프.
도13은 도11의 전가산기 체인에서 각 패스 트랜지스터 로직에 대한 전력 소비의 특성을 보여주는 그래프.
도14는 종래의 패스 트랜지스터 로직 CPL2와 본 발명에 따른 패스 트랜지스터 로직의 천이 전류 흐름을 보여주는 그래프.
도15는 도11의 전가산기 체인에서 각 패스 트랜지스터 로직에 대한 전력(P)×지연(D)의 특성을 보여주는 그래프.
도16은 본 발명에 따른 108 비트 조건 합 가산시가 실현될 수 있는 54×54 비트 승산기의 바람직한 실시예를 보여주는 블록도.
도17은 도16의 9-2 압축기의 실시예를 보여주는 블록도.
도18은 도16의 6-2 압축기의 실시예를 보여주는 블록도.
도19는 도16의 4-2 압축기의 실시예를 보여주는 블록도.
도20은 도16의 압축 유니트의 배선을 보여주는 회로도.
도21은 도20의 압축 유니트 내에서의 임계 경로에 대한 시뮬레이션 결과를 보여주는 도면.
도22는 도16의 108 비트 조건 합 가산기 회로의 바람직한 실시예를 보여주는 블록도.
도23은 도22의 16 비트 모듈화된 합 발생 블록 내의 프리-캐리프리-합 발생기의 상세 회로도.
도24는 도22의 16 비트 모듈화된 합 발생 블록 내의 합 발생기의 상세 회로도.
도25a는 단일 입력을 갖는 멀티플렉서의 상세 회로도.
도25b는 단일 입력과 레벨 복원 블록을 갖는 멀티플렉서의 상세 회로도.
도25c는 이중 입력을 갖는 멀티플렉서의 상세 회로도.
도25d는 이중 입력과 레벨 복원 블록을 갖는 멀티플렉서의 상세 회로도.
도26은 팬-아웃에 따른 멀티플렉서의 지연을 보여주는 그래프.
도27은 도22의 캐리 발생 블록의 구성을 보여주는 블록도.
도28a 는 도 27의 CLA1 가산기 내의 그룹 캐리 발생부의 상세 회로도.
도28b 는 도 27의 CLA1 가산기 내의 그룹 캐리 전파부의 상세 회로도.
도29는 도 27의 CLA2 가산기의 상세 회로도.
도30은 본 발명에 따른 108 비트 조건 합 가산기의 시뮬레이션 결과를 보여주는 타이밍도.
도31은 도3의 종래의 승산기의 승산 시간과 도16의 본 발명에 따른 승산기의 승산 시간을 보여주는 도면.
상기 목적들을 달성하기 위한 본 발명의 특징에 따르면, N 비트 조건 합 가산기(여기서, N은 가산되는 비트들이 수)는 : K 개의 M 비트 합 발생기들(여기서, K=「N/M」) 및; N 개의 L 비트 캐리 발생기들(여기서, X=「K/L」)을 포함하되; 상기 합 발생기들 각각은 제 1의 M 비트 입력 신호들, 상기 제1입력 신호들의 상보 신호들, 제 2의 M 비트 입력 신호들, 상기 제2입력 신호들의 상보 신호들 및, L 비트 캐리 신호들과 그들의 상보 신호들 중의 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 M 비트 합 신호들을 발생하며; 상기 제1내지 제 (X-1)의 캐리 발생기들 각각은 대응하는 L 개의 합 발생기들로부터의 L×M 비트 캐리 발생 신호들 및 L×M 비트 캐리 전파 신호들을 받아들여서 상기 L 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하고; 상기 제 X의 캐리 발생기는 나머지 합 발생기들로부터의 캐리 발생 신호들 및 캐리 전파 신호들을 받아들여서 캐리 신호들 및 그들의 상보 신호들을 발생한다.
본 발명의 다른 특징에 따르면, N 비트 조건 합 가산기(여기서, N은 가산되는 비트들의 수)는: (a) 각각이 제 1의 M 비트 입력 신호들, 상기 제1입력 신호들의 상보 신호들, 제 2의 M 비트 입력 신호들, 상기 제2입력 신호들있 상보 신호들 및, L 비트 캐리 신호들과 그들의 상보 신호들 중의 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 M 비트 합 신호들을 발생하는 K 개의 M 비트 합 발생기들(여기서, K=「N/M」) 및; 상기 각 합 발생기는, i) 상기 제 1의 M 비트 입력 신호들, 상기 제1입력 신호들의 상기 상보 신호들, 상기 제 2의 M 비트 입력 신호들 및 상기 제2입력 신호들의 상기 상보 신호들을 받아들여서 제 1의 M 비트 조건 합 신호들, 제 2의 M 비트 조건 합 신호들, M 비트 캐리 전파 신호들, 상기 M 비트 캐리 전파 신호들의 상보 신호들, M 비트 캐리 발생 신호들 및, 상기 M 비트 캐리 발생 신호들의 상보 신호들을 발생하는 프리-캐리합 발생 블록 및, ii) 상기 제 1의 조건 합 신호들, 상기 제 2의 조건 합 신호들, 상기 M 비트 캐리 전파 신호들, 상기 M 비트 캐리 전파 신호들의 상기 상보 신호들, 상기 M 비트 캐리 발생 신호들, 상기 M 비트 캐리 발생 신호들의 상기 상보 신호들 및, 상기 L 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 상기 M 비트 합 신호들을 발생하는 M 비트 CLA(cally lookahead) 가산 블록을 구비하고; (b) 각각이 대응하는 L 개의 합 발생기들로부터의 L×M 비트 캐리 발생 신호들 및 L×M 비트 캐리 전파 신호들을 받아들여서 상기 L 비트 캐리 신호들과 그들이 상기 상보 신호들을 발생하는 X 개의 L 비트 캐리 발생기들(여기서, X=「K/L」)을 포함하되; 상기 각 캐리 발생기는, i) 각각이 대응하는 M 비트 캐리 발생 신호들 및 대응하는 M 비트 캐리 전파 신호들을 받아들여서 1 비트 섹션 캐리 발생 신호 및 1 비트 섹션 캐리 전달 신호를 발생하는 L 개의 제1CLA 가산 섹션들 및, ii) 상기 제1CLA 섹션들로부터의 제1내지 제 L의 캐리 발생 신호들 및 제1내지 제 L의 캐리 전파 신호들을 받아들여서 상기 L 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하는 제2CLA 가산 섹션을 포함한다.
본 발명의 또 다른 특징에 따르면, 집적화된 패스 트랜지스터 로직 회로는 제 1의 54 비트 데이터와 제 2의 54 비트 데이터를 받아들여서 제1내지 제 54의 54 비트 수직 데이터를 발생하되, 상기 제1데이터의 비트 값이 '1'이면 대응하는 수직 데이터로서 상기 제2데이터를 그대로 출력하고, 상기 제1데이터의 비트 값이 '0'이면 0의 수지 데이터를 출력하는 인코딩 수단과; 상기 인코딩 수단으로부터의 상기 제1내지 제 54의 수직 데이터를 받아들이고, 상기 각 수직 데이터를 2 비트 신호들로 압축하여 54 비트 합 신호들 및 54 비트 캐리 신호들을 발생하는 압축 수단 및; 상기 압축 수단으로부터의 상기 54 비트 합 신호들 및 상기 54 비트 캐리 신호들을 받아들여서 가산하는 가산 수단을 포함하되; 상기 가산 수단은 제1내지 제 7의 16 비트 합 발생기들 및, 제1및 제 2의 4 비트 캐리 발생기들을 구비하고, 상기 합 발생기들 각각은 제 1의 16 비트 입력 신호들, 상기 제1입력 신호들의 상보 신호들, 제 2의 16 비트 입력 신호들, 상기 제2입력 신호들의 상보 신호들 및, 4 비트 캐리 신호들과 그들의 상보 신호들 중의 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 16 비트 합 신호들을 발생하며, 상기 제 1의 캐리 발생기는 대응하는 4 개의 합 발생기들로부터의 64 비트 캐리 발생 신호들 및 64 비트 캐리 전파 신호들을 받아들여서 상기 4 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하고, 상기 제 2의 캐리 발생기는 나머지 합 발생기들로부터의 캐리 발생 신호들 및 캐리 전파 신호들을 받아들여서 캐리 신호들 및 그들의 상보 신호들을 발생한다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
[실시예]
도8은 본 발명의 바람직한 실시예에 따른 에너지 절약형 패스 트랜지스터 로직(Energy Economized Pass Transistor Logic; EEPL) 레벨 복원 회로를 보여주고 있다. 도 8을 참조하면, 레벨 복원 회로는 2 개의 CMOS 인버터들 (80) 및 ( 스 캔 )와, 상기 인버터들의 입력 단자들 및 출력 단자들 사이에 연결된 재생 피드백 발생기(regenerative feedfbak generator) (84)로 구성된다. 구체적으로, 재생 피드백 발생기 (84)는 제1입력 단자 (86)(즉, 제1인버터 (80)의 입력 단자)에 접속되는 게이트 단자와 제1출력 단자 (88)(즉, 제1인버터 (80)의 출력 단자)와 제2입력 단자 (90)(즉, 제2인버터 (82)의 입력 단자) 사이에 접속되는 전류 통로를 구비하는 하나의 PMOS 트랜지스터 (94)와, 상기 제2입력 단자 (90)에 접속되는 게이트 단자와 상기 제1입력 단자 (86)과 제2출력 단자 (92)(즉, 제2인버터 (82)의 출력 단자) 사이에 접속되는 전류 통로를 구비하는 다른 하나의 PMOS 트랜지스터 (96)으로 구성된다.
입력 신호 (IN)이 로우 레벨이면, 그것의 반전 입력 신호는 반드시 하이 레벨이다. 이와 반대로 입력 신호 (IN)이 하이 레벨이면, 그것의 반전 입력 신호는 반드시 로우 레벨이다. 도1에 도시된 바와 같은 NMOS 기능 블록 (2)로부터의 하이 레벨 신호는 이미 앞에서 설명한 바와 같이 약 하이 레벨 (VDD-VTN)의 신호이다.
본 실시예의 EEPL 레벨 복원 회로에서, 제1입력 신호 (IN)이 약 하이 레벨 (VDD-VTN)이면 제2입력 신호는 강 로우 레벨 (VSS)이므로, 제2인버터 (82) 내의 PMOS 트랜지스터가 완전히 도통되어서 제2출력 단자 (92)는 강 하이 레벨(VDD)가 된다. 또한, 이때, 강 로우 레벨의 제2입력 신호에 의해 재생 피드백 발생기 (84) 내의 PMOS 트랜지스터 (96)이 도통된다. 이로써, 강 하이 레벨 (VDD)의 제2출력 신호 (OUT)가 포지티브 피드백 신호로서 제1인버터 (80)으로 인가된다. 따라서, 제1인버터 (80) 내의 PMOS 트랜지스터가 완전히 부도통되어서 누설 전류가 전혀 흐르지 하게 된다. 또한, 상기 제1인버터 (80) 내의 NMOS 트랜지스터는 완전히 도통되어서 제1출력 단자 (88)은 강 로우 레벨 (VSS)로 된다.
위와는 반대로, 제2입력 신호가 약 하이 레벨이면 제1입렬 신호 (IN)은 강 로우 레벨이므로, 제1인버터 (80) 내의 PMOS 트랜지스터가 완전히 도통되어서 제1출력 단자 (88)은 강 하이 레벨 (VDD)가 된다. 또한, 이때, 강 로우 레벨의 제1입력 신호 (IN)에 의해 재생 피드백 발생기 (84) 내의 PMOS 트랜지스터 (94)가 도통된다. 이로써, 강 하이 레벨 (VDD)의 제1출력 신호가 포지티브 피드백 신호로서 제2인버터 (82)로 인가된다. 따라서, 제2인버터 (82) 내의 PMOS 트랜지스터가 완전히 부도통되어서 누설 전류가 전혀 흐르지 하게 됨과 아울러 그것 내의 NMOS 트랜지스터는 완전히 도통되어서 제2출력 단자 (92)는 강로우 레벨 (VSS)로 된다.
본 실시예의 레벨 복원 회로는 도 2a에 도시된 종래의 CPL 레벨 복원 회로에 비해 재생 피드백 발생기 (84)를 구성하는 2 개의 PMOS 트랜지스터들 (94) 및 (96)을 더 구비하므로 칩 면적이 다소 증가하게 되지만, 이들 트랜지스터는 스위치용으로서 사용되므로 그들의 크기를 최대로 줄이는 것이 가능하다. 따라서, 재생 피드백 발생기 (84)로 인한 칩 면적의 증가는 아주 미미한 것이다. 구체적으로 다음의 표 1을 참조하면, 본 실시예의 EEPL 레벨 복원 회로의 레이아웃 크기는 종래의 CPL 회로보다는 다소 커지만, 종래의 CPL2와는 동일함을 볼 수 있다.
다음의 [표 1]은 0.6㎛ CMOS 기술, 전원 전압 VDD=3.3V, 로드 커패시턴스(load capacitance) CL=30fF에서, 종래의 레벨 복원 회로들과 본 발명의 레벨 복원 회로를 사용하는 각 전가산기들의 특성응 보여주고 있다.
[표 1]
위의 표 1에서, m은 NMOS 기능 블록의 폭(W)/길이(L)의 상대적 비를 나타내는 것으로, m=1은 1.7/0.6을 나타내고, m=3은 5.1/0.65을 나타낸다.
도 9는 본 발명의 실시예에 따른 1 비트 전가산기 회로를 보여주고 있다. 상기 1 비트 전가산기에서, 입력 신호들 A, B 및 C 중의 A는 최상위 비트(most significant bit; MSB)이고, C는 최하위 비트(least significant bit; LSB)를 의미한다. 입력 신호들 A, B 및 C 중의 하위 2 비트(2 low order bit) 신호들 및 그들의 반전 신호들 즉, 입력 신호 (B) 및 그것의 상보 신호, 그리고 입력 신호(C) 및 그것의 상보 신호는 기능 블록 (2) 내의 제1가산부 (100)으로 인가되어서 가산된다. 제1가산부 (100)의 부분합(partial sum) 신호 (P) 및 그것의 상보 신호는 최상위 비트 신호 (A) 및 그것의 반전 신호와 더불어 제2가산부 (102)로 인가되어서 가산된다. 상기 제2가산부 (102)로부터 출력되는 상기 합 신호 (Q) 및 그것의 상보 신호는 레벨 복원 블록 (4) 내의 EEPL 회로 (104)로 인가되며, 상기 EEPL 레벨 복원 회로 (104)에 의해 충분한 레벨들로 복원된 후 최종 합 신호 (SUM) 및 그것의 반전 신호로서 출력된다.
한편, 상기 입력 신호들 및 그들의 상보 신호들은 제3가산부 (106) 및 제4가산부 (108)로 인가된다. 제5가산부 (110)은 제3가산부 (106)의 부분합 신호 (R) 및 그것의 상보 신호, 제3가산부 (106)의 부분합 신호 (S) 및 그것의 상보 신호, 최상위 비트 신호 (A) 및 그것의 상보 신호를 가산하여 캐리 신호 (T) 및 그것의 상보 신호를 출력한다. 상기 제5가산부 (110)으로부터 출력되는 상기 캐리 신호 (T) 및 그것의 상보 신호는 레벨 복원 블록 (4) 내의 EEPL 회로 (112)로 인가되며, 상기 레벨 복원 회로 (104)에 의해 충분한 레벨들로 복원된 후 최종 캐리 신호 (CARRY) 및 그것의 상보 신호로서 출렬된다.
도10a는 본 발명에 따른 1 비트 전가산기의 구성을 이상적인 시뮬레이션 환경을 보여주고 있다. 전력 소모(=P×D)가 증가하면 로드 커패시턴스도 증가된다. 도10b는 도10a의 환경 하에서 25MHz 사이클에 대한 본 발명에 따른 1 비트 전가산기의 입력 신호들 및 출력 신호들의 파형도이다.
도11은 종래의 기술들 및 본 발명에 따른 캐스케이드 전가산기 체인의 시뮬레이션 환경을 보여주고 있다. 도12 및 도13은 각 패스 트랜지스터 로직들에 대한 평균 지연 및 전력 소비의 특성을 보여주고, 도14는 CPL2와 본 발명에 따른 EEPL의 천이 전류 (transition current)를 보여주며, 도15는 각 패스 트랜지스터 로직들에 대한 전력 소모(P×D)의 특성을 보여주고 있다. 도12, 도13 및 도15에서, x 축은 W/L의 비 (m)을 나타내고, 참조 부호 a 내지 e는 각각 CPL, CPL2, Standalone, SRPL 및 본 발명에 따른 EEPL을 나타낸다.
도12를 참조하면, W/L 비가 증가함에 따라 지연 역시 증가됨을 볼 수 있다. 또, 본 발명에 따른 EEPL의 지연은 CPL 및 SRPL의 그것 보다 짧음을 볼 수 있다. SRPL은 W/L 비가 작은 경우 즉, 트랜지스터의 크기가 작을 경우에는 거의 동작하지 않음을 볼 수 있다. SRPL은 기본 W/L 비의 3 내지 4 배 정도의 비로 제조되는 경우에만 제대로 동작한다. 따라서, SRPL 구조는 칩 면적 측소의 측면에서 볼 때 대단히 불리한다. 도 13을 참조하면, 본 발명에 따른 W/L 비가 작을 때 EEPL의 전력 소비가 CPL2의 그것보다 더 작음을 볼 수 있다. 이것은 도 14에 도시된 바와 같이 EEPL의 피크 전류가 CPL2의 그것보다 더 작기 때문이다. 도 15에 도시된 바와 같이, CPL 및 SRPL보다 더 나은 성능에도 불구하고, EEPL의 P×D가 CPL2의 그것보다는 약간 크다. EEPL의 상대적 에너지 소모는 CPL2의 그것보다 약간 크지만, 전력의 관점에서 볼 때, EEPL은 CPL2보다 더 나은 성능을 갖는다.
도16은 본 발명에 따른 54×54 비트 승산기의 바람직한 실시예를 보여주는 블록도이다. 도16을 참조하면, 54×54 비트 승산기는 각각이 54 비트로 이뤄지는 54 개의 수직 데이터를 생성하는 인코더 (114)와, 각 54 비트 수직 데이터를 2 비트 신호 즉, 캐리 신호 및 합 신호로 압축하는 월러스 트리 압축부 (116) 및, 캐리 신호들의 전파와 함께 합 신호들을 합하여 곱셈 결과를 발생하는 108 비트 조건 합가산기 (118)을 포함한다.
인코더 (114)는 멀티플렉서로 구성되며, 54 비트 승수(multiplier)와 54 비트 피승수(multiplicand)를 입력받아서 피승수의 비트 값이 '1'이면 승수의 비트 값을 그대로 출력하고 그리고 피승수의 비트 값이 '0'이면 비트 값 '0'을 출력하여 54 개의 54 비트 수직 데이터를 생성한다. 제 n 번째 수직 데이터는 54 비트 승수와 54 비트 피승수의 제 n 번째 비트 값(여기서, n=1, 2, …, 54)의 부분적(partial product)이 된다. 결국, 인코더로부터는 피승수의 최하위 비트부터 최상위 비트까지에 각각 대응하는 54 개의 부분적들이 54 개의 수직 데이터로서 생성된다. 아래의 [표 2]에는 4×4 승산기의 경우에 있어서 수직 데이터의 생성이 예시되어 있다.
[표 2]
위의 [표 2]에서와 같이, 4 비트 승수 '1101'과 4 비트 피승수 '1001'을 곱하는 경우, 피승수의 각 비트 값에 따른 제1내지 제4수직 데이터 '1101', '0000', '0000' 및 '1101'이 생성된다. 비트 값이 '1'인 피승수의 최하위 비트 및 최상위 비트에 대응하는 제1및 제4수직 데이터는 각각 승수 데이터 '1101'과 동일하고, 비트 값이 '0'인 나머지 비트들에 대응하는 제2및 제3수직 데이터는 모두 '0000'이 된다. 이들 수직 데이터는 월러스 트리 압축부 (116)으로 제공된다.
다시, 도16을 참조하여, 월러스 트리 압축부 (116)은 54 개의 수직 데이터에 각각 대응하는 54 개의 압축 유니트들로 구성된다. 각 압축 유니트는 6 개의 9-2 압축기들과, 2 개의 6-2 압축기들 및 1 개의 4-2 압축기를 구비한다. 각 압축 유니트에서, 6 개의 9-2 압축기들로는 인코더 (114)로부터의 54 비트 수직 데이터가 9 비트씩 나뉘어져서 각각 제공된다. 각 9-2 압축기는 9 비트 데이터를 압축하여서 2 비트 데이터 즉, 캐리 및 합을 생성한다. 2 개의 6-2 압축기로는 상기 9-2 압축기들로부터의 12 비트 데이터가 6 비트씩 나뉘어져서 각각 제공되고, 4-2 압축기로는 상기 6-2 압축기들로부터의 4 비트 데이터가 제공된다. 이렇게하여, 하나의 압축 유니트로부터는 2 비트 데이터 즉, 캐리 및 합 신호들이 출력된다. 월러스 트리 압축부 (116) 내에는 54 개의 압축 유니트들이 존재하므로, 도20에는 도16의 각 압축 유니트 (120)의 상세한 배선이 도시되어 있다. 상기 월러스 트리 압축부 (116)으로부터의 108 비트 데이터는 108 비트 조건 합 가산기 (118)로 제공된다.
이상과 같이, 54 개의 수직 데이터와 관련된 54 개의 압축 유니트들로부터 출력되는 108 비트의 캐리 및 합 데이터는 동등한 지연 시간을 갖고 상기 조건 합 가산기 (118)로 제공되며, 상기 조건 및 합 가산기 (118)로부터 54×54 비트 승산의 최종 데이터가 출력된다.
도 17은 도16에 도시된 n 번째 압축 유니트 내의 6 개의 9-2 압축기들 중의 어느 하나, 예컨대, k 번째 압축기(여기서, k=1, 2, …. 6)의 구조를 보여주는 블록도이다. 각 9-2 압축기는 인코더 (114)로부터의 54 비트 수직 데이터 중의 9 비트 데이터 및 n-1 번째 압축 유니트 내의 k 번째 9-2 압축기로부터의 6 비트 캐리들 (Cin1)∼(Cin6)를 받아들여서 캐리 비트 (CARRY), 합 비트 (SUM) 및 n+1 번째 압축 유니트 내의 대응하는 압축기 즉, k 번째 9-2 압축기로 제공될 캐리 비트들 (Cout1)∼(Cout6)를 생성한다. 도 17을 참조하면, 각 9-2 압축기는 7 개의 전가산기들 (122)∼(134)를 구비한다. 각 전가산기는 도 9에 도시된 바와 같은 구성을 갖는다.
인코더 (144)로부터이 9 비트 수직 데이터는 3 비트씩 나뉘어져 제1내지 제3전가산기들 (122), (124) 및 (126)으로 각각 제공된다. 상기 제1내지 제3전가산기들 (122), (124) 및 (126)은 제1내지 제3합 비트들 (S1)∼(S3)와 다음 단의 압축 유니트 즉, n+1 번째 압축 유니트 내의 k 번째 9-2 압축기로 제공될 제1내지 제3캐리 비트들 (Cout1)∼(Cout3)를 각각 생성한다. 제4전가산기 (128)은 제1내지 제3합 비트들 (S1)∼(S3)를 받아들여서 제4합 비트 (S4)와 역시 다음 단 압축 유니트 내의 k 번째 9-2 압축기로 제공될 제4캐리 비트 (Cout4)를 생성한다. 제5전가산기 (130)은 앞 단의 압축 유니트 즉, n-1 번째 압축 유니트로부터의 제1내지 제3캐리 비트들 (Cout1)∼(Cout3)를 받아들여서 제5합 비트 (S5)와 다음 단 압축 유니트 내의 k 번째 9-2 압축기로 제공될 제5캐리 비트 (Cout5)를 생성한다. 제6전가산기 (132)는 제4및 제5전가산기들로부터의 제4및 제5합 비트들 (S4) 및 (S5)와 앞 단 압축 유니트 내의 대응하는 9-2 압축기로부터의 제4캐리 비트 (Cin4)를 받아들여서 제6비트 (S6)와 다음 단 압축 유니트 내의 대응하는 9-2 압축기로 제공될 제6캐리 비트 (Cout6)를 생성한다. 제7전가산기 (134)는 제6전가산기들로부터의 제6합 비트 (S6)와 앞 단 압축 유니트로부터의 제5및 제6캐리 비트들 (Cin5) 및 (Cin6)를 받아들여서 최종적인 합 비트 (SUM) 및 캐리 비트 (CARRY)를 생성한다.
도 18은 도16에 도시된 n 번째 압축 유니트 내의 2 개의 6-2 압축기들 중의 어느 하나, 예컨대, l 번째 압축기(여기서, l=1, 2)의 구조를 보여주는 블록도이다. 각 6-2 압축기는 6 개의 92- 압축기들로부터의 12 비트 수직 데이터 중의 6 비트 데이터 및 팡 단 즉, n-1 번째 압축 유니트 내의 l 번째 6-2 압축기로부터의 3 비트 캐리들 (Cin1)∼(Cin3)를 받아들여서 캐리 비트 (CARRY), 합 비트 (SUM) 및 다음 단 즉, n+1 번째 압축 유니트 내의 대응하는 6-2 압축기로 제공될 캐리 비트들(Cin1)∼(Cin3)를 생성한다. 도 18을 참조하면, 각 6-2 압축기는 4 개의 전가산기들 (136)∼(142)를 구비한다. 각 전가산기는 도 9에 도시된 바아 같은 구성을 갖는다.
대응하는 3 개의 9-2 압축기들로부터의 6 비트 수직 데이터는 3 비트씩 나뉘어져 제1및 제2전가산기들 (136) 및 (138)로 각각 제공된다. 상기 제첫번 및 제2전가산기들 (136) 및 (138)로 각각 제공된다. 상기 제1및 제2전가산기들 (136) 및 (138)은 제1및 제2합 비트들 (S1) 및 (S2)와 다음 단의 압축 유니트 즉, n+1 번째 압축 유니트 내의 l 번째 6-2 압축기로 제공될 제1및 제2캐리 비트들 (Cout1) 및 (Cout2)를 각각 생성한다. 제3전가산기 (140)은 앞 단 압축 유니트 내의 대응하는 6-2 압축기로부터의 제1내지 제3캐리 비트들 (Cin1)∼(Cin3)를 받아들여서 제3비트 (S3)와 역시 다음 단 압축 유니트 내의 l 번째 6-2 압축기로 제공될 제3캐리 비트 (Cout3)를 생성한다. 제4전가산기 (142)는 제1내지 제3전가산기들로부터의 제1내지 제3합 비트들 (S1)∼(S3)를 받아들여서 최종적인 합 비트 (SUM) 및 캐리 비트 (CARRY)를 생성한다.
도 19는 도16에 도시된 n 번째 압축 유니트 내의 4-2 압축기의 구조를 보여주는 블록도이다. 4-2 압축기는 2 개의 6-2 압축기들로부터의 4 비트 수직 데이터 및 앞 단 즉, n-1 번째 압축 유니트 내의 4-2 압축기로부터의 1 비트 캐리 (Cin1)을 받아들여서 캐리 비트 (CARRY), 합 비트 (SUM) 및 다음 단 압축 유니트 내의 대응하는 4-2 압축기로 제공될 캐리 비트 (Cout1)을 생성한다. 도 19를 참조하면, 4-2 압축기는 2 개의 전가산기들 (144) 및 (146)을 구비한다. 역시, 각 전가산기는 도 9에 도시된 바와 같은 구성을 갖는다.
2 개의 6-2 압축기들로부터의 4 비트 수직 데이터 중 하위 3 비트 데이터가 제1전가산기 (144)로 제공된다. 상기 제1전가산기 (144)는 제1합 비트 (S1)와 다음 단 압축 유니트 내의 4-2 압축기로 제공될 캐리 비트 (Cout1)을 생성한다. 제2전가산기 (146)은 6-2 압축기들로부터의 4 비트 수직 데이터 중의 최상위 비트와 상기 제1전가산기 (144)로부터의 제1합 비트 (S1) 및 이전 단 압축 유니트 내의 4-2 압축기로부터의 캐리 비트 (Cin1)을 받아들여서 최종적인 합 비트 (SUM) 및 캐리 비트 (CARRY)를 생성한다.
이상과 같은 구성을 가지는 제1내지 제 54 압축 유니트들 내의 각 4-2 압축기들의 합 비트들 및 캐리 비트들을 도16에 도시된 108 비트 조건 합 가산기 (116)으로 제공된다.
도 21은 본 발명에 따른 압축 유니트 내에서의 입계 경로에 대한 시뮬레이션 결과를 보여주고 있다. 입력이 인가된 때로부터 출력이 발생될 때까지 약 8.34 ns가 소용됨을 알 수 있다.
도22는 본 발명의 실시예에 따른 108 비트 조건 합 가산기의 구성을 보여주는 블록도이다. 도22를 참조하면, 108 비트 조건 합 가산기 (118)은 7 개의 모듈화된 16 비트 합 발생 블럭들 (150-1)∼(150-7)과, 2 개의 4 비트 캐리 발생 블록들 (160-1)∼(160-2)로 구성된다. 도시된 바와 같이, 캐리 발생 블록들의 개수는 합 발생 블록들의 개수의 실링(ceiling) 즉, 「7/4」=2와 동일하다. 상기 각 합 발생 블록은 프리-캐리프리-합 발생기 (152) 및 16 비트 조건 합 가산기 (154)로 구성된다. 상기 각 합 발생 블록들 (150-1)∼(150-7)은 EEPL에 의해 구성되고, 상기 각 캐리 발생 블록들 (160-1) 및 (160-2)는 CMOS 로직에 의해 구성된다.
본 실시예에 따른 108 비트 조건 합 가산기의 가장 큰 특징은 각 합 발생 블록들 (150-1)∼(150-7) 내에 존재하는 멀티플렉서 체인을 통한 캐리 전파(carry propagation)가 상기 체인의 최종 단(final stage)에 도달하기 전에 상기 최종 단은 각 캐리 발생 블록드 (160-2) 및 (160-2)로부터의 블록 캐리(block carry) (BCi) 및에 의해 구동된다는 것이다. 즉 캐리 발생 및 합 발생이 동시에 처리되도록 하는 종래의 구조에 비해, 본 실시예의 구조에서는 캐리 발생 및 합 발생이 개별적으로 처리되도록 함으로써 동작 속도의 향상을 가져 온다. 구체적으로, 종래 구조의 지연 시간에 비해, 본 실시예의 지연 시간은 2tMUX정도 단축된다.
또한, 본 실시예의 108 비트 조건 합 가산기는 패스-트랜지스터 로직으로 구성되는 합 발생 블록들과 CMOS 로직으로 구성되는 캐리 발생 블록들을 구비하므로, 패스-트랜지스터 로직과 CMOS 로직 중의 어느 하나만으로 구성되는 가산기에 비해 더 빠른 동작 속도와 더 작은 전력 소모 특성들을 가진다.
도22를 참조하면, 제1내지 제6합 발생 블록들 (150-1)∼(150-6)에서, 각 프리-캐리프리-합 발생기 (152)로는 제 1의 16 비트 입력 신호들 (Ai)∼(Ai+15)(여기서, i=0, 16, 32, …, 80)및 그들의 상보신호들와, 제 2의 16 비트 입력 신호들 (Bi)∼(Bi+15) 및 그들의 상보 신호들가 인가된다. 상기 각 프리-캐리프리-합 발생기 (152)는 제 1의 16 비트 조건 합 신호들(16-bit conditional sum singnals) (SH)와, 제 2의 16 비트 조건 합 신호들 (SL), 제 1의 16비트 조건 캐리 신호들(16-bit conditional carry signals) (CH)(또는 P), 제 1의 조건 캐리 신호들의 상보 신호들, 제 2의 16 비트 조건 캐리 신호들 (CL)(또는 G) 및, 상기 제 2의 조건 캐리 신호들의 상보 신호들을 발생한다.
또, 제7합 발생 블록에서, 프리-캐리프리-합 발생기 (152)로는 제 1의 12 비트 입력 신호들 (A96)∼(A107) 및 그들의 상보 신호들와, 제 2의 16 비트 입력 신호들 (B96)∼(B107) 및 그들의 상보 신호들가 인가된다. 상기 프리-캐리프리-합 발생기는 제 1의 12 비트 조건 합 신호들 (SH)와, 제 2의 12 비트 조건 합 신호들 (SL), 제 1의 12 비트 조건 캐리 신호들 (CH)(또는 P), 제 1의 조건 캐리 신호들의 상보 신호들, 제 2의 12 비트 조건 캐리 신호들 (CL)(또는 G) 및, 상기 제 2의 조건 캐리 신호들의 상보 신호들을 발생한다.
7 개의 합 발생 블록들 (150-1)∼(150-7) 각각에서, 프리-캐리프리-합 발생기 (152)로부터는 제 1조건 합 신호들 (SH)와, 제2조건 합 신호들 (SL), 제1조건 캐리 신호들 (P), 제1조건 캐리 신호들의 상보 신호들, 제2조건 캐리 신호들 (G) 및, 상기 제2조건 캐리 신호들의 상보 신호들은 대응하는 조건 합 가산기 (154)로 인가된다.
7 개의 합 발생 블록들 (150-1)∼(150-7)에서, 제1내지 제 1의 16 비트 조건 합 가산기들은 제 1 내지 제6의 16 비트 합 신호들 (Si)∼(Si+15)(여기서, i=0, 16, 32, …, 80)를 발생하고, 제 7의 16 비트 조건 합 가산기는 제 7의 12 비트 합 신호들의 상보 신호들 (S96)∼(S107)을 발생한다.
또, 제1내지 제4합 발생 블록들 (150-1)∼(150-4)에서, 각 프리-캐리프리-합 발생기들 (154)로부터의 제1조건 캐리 신호들 (P) 및 제2조건 캐리 신호들 (G)는 제1캐리 발생 블록 (160-1)로 인가되고, 제5내지 제7합 발생 블록들 (150-5)∼(150-7)에서, 각 프리-캐리프리-합 발생기들 (154)로부터의 제1조건 케리 신호들 (P) 및 제2조건 캐리 신호들 (G)는 제2캐리 발생 블록 (160-2)로 닌가된다. 상기 제1조건 캐리 신호들 (P)는 캐리 전파(carry propagation) 신호들이고 상기 제2조건 캐리 신호들 (G)는 캐리 발생(carry generation) 신호들이다.
제1캐리 발생 블록 (160-1)은 제1내지 제4블록 캐리 신호들 (BC0)∼(BC3) 및 그들의 상호 신호들를 발생한다. 제1블록 캐리 신호 (BC0) 및 그것의 상보 신호는 제2합 발생 블록 (150-2)로 인가된다. 제2블록 캐리 신호 (BC1) 및 그것의 상보 신호는 제3합 발생 블록 (150-3)으로 인가된다. 제3블록 캐리 신호 (BC2) 및 그것의 상보 신호는 제4합 발생 블록 (150-4)로 인가된다. 제4블록 캐리 신호 (BC3) 및 그것의 상보 신호는 제5합 발생 블록 (150-5) 및 제2캐리 발생 블록 (160-2)로 인가된다. 상기 각 블록 캐리 신호는 1 비트 신호이다.
제2캐리 발생 블록 (160-2)는 제5내지 제7블록 캐리 신호들 (BC4)∼(BC6) 및 그들의 상보 신호들를 발생한다. 제5블록 캐리 신호들 (BC4) 및 그들의 상보 신호들는 제6합 발생 블록 (150-6)으로 인가된다. 제6블록 캐리 신호들 (BC5) 및 그들의 상보 신호들는 제7합 발생 블록 (150-7)로 인가된다. 제7블록 캐리 신호 (BC6) 및 그것의 상보 신호들는 최종 캐리 신호 (Cout) 및 그것의 반전 신호로서 출력된다.
이상과 같은 본 실시예의 108 비트 조건 합 가산기는 캐리 발생 및 합 발생이 개별적으로 처리한다. 이로써, 108 비트 조건 합 가산기의 동작 속도가 향상된다. 더 구체적으로는, 합 발생 블록의 지연 시간은 10tMUX즉, 프리-캐리프리-합 발생기 (152)에 의한 tMUX, 16 비트 조건 합 가산기 (154)에 의한 8tMUX, 캐리 발생 블록 (160-1) 또는 (160-2)로부터의 블록 캐리 신호들 (BCj) 및(또는, CIN및에 의한 tMUX의 합이다. 캐리 발생 블록들 (160-1) 및 (160-2)에서의 지연 시간이 아무리 길어도 8tMUX를 초과하지 않으므로 캐리 발생 블록의 지연 시간이 합 발생 블록의 그것보다 짧다. 결국, 캐리 전파 시간이 합 전파 시간보다 빠르게 됨으로써 가산 속도의 증가가 얻어진다.
또, 본 실시예의 108 비트 조건 합 가산기에는, 7 개의 합 발생 블록들 (150-1)∼(150-7) 즉, 7 개의 16 조건 합 가산기들과 제공되어 있다. 본 실시예의 7×16 구조는 종래의 8×14, 12×9, 그리고 20×6 구조들에 비해 더 작은 지연 시간을 가진다. 예를 들어, 8×14 구조의 경우, 하나의 멀티플렉서에 의한 지연 시간을 tMUX라 하면, 합 발생 블록에 의한 지연 시간은 5tMUX(프리-캐리프리-합 발생기에 의해 tMUX그리고 합 발생기에 의해 4tMUX)이지만, 캐리 발생 블록에 의한 지연 시간은 비록 상기 블록이 그룹 캐리(group carry) 및 그룹 합(group sum) 방식을 채용한다하더라도 약 12tMUX정도이다. 결국, 8×14 구조의 108 비트 조건 합 가산기의 지연 시간은 적어도 12tMUX이다. 각 구조의 지연 시간은 다음의 [표 3]과 같다.
[표 3]
위의 [표 3]에서 볼 수 있듯이 본 실시예의 구조가 가장 작은 지연 시간을 가진다.
도 23은 본 실시예에 따른 프리-캐리프리-합 발생기 (152)의 상세 회로도이다. 도 23을 참조하면, 프리-캐리프리-합 발생기 (152)는 16 개의 프리-캐리프리-합 발생 유니트들을 구비한다. 각 프리-캐리프리-합 발생 유니트는 3 개의 기능 블록들 (162), (164) 및 (166)과, 2 개의 EEPL 레벨 복원 블록들 (168) 및 (170)을 구비하고 있다.
제1기능 블록 (162)는 두 입력들 A 및 B의 논리적 익스클루시브 노어 연산(exclusive NORing; XNORing)을 수행하는 2 개의 NMOS 트랜지스터들 (172) 및 (174)와, 두 입력들 A 및 B의 논리적 익스클루시브 오어 연산(exclusive ORing; XORing)을 수행하는 2 개의 NMOS 트랜지스터들 (176) 및 (178)로 구성된다. 상기 XNOR 로직으로부터는 (SH)가 출력되고, 상기 XOR 로직으로부터는 (SL)이 출력된다.
제2기능 블록 (164)는 두 입력들 A 및 B의 논리적 노어 연산(NORing)을 수행하는 2 개의 NMOS 트랜지스터들 (180) 및 (182)와, 두 입력들 A 및 B의 논리적 오어 연산(ORing)을 수행하는 2 개의 NMOS 트랜지스터들 (184) 및 (186)으로 구성된다. 상기 NOR 로직으로부터는가 출력되고, 상기 OR 로직으로부터는 (CH)(또는 P)가 출력된다.
제3기능 블록 (166)은 두 입력들 A 및 B의 논리적 낸드 연산(NANDing)을 수행하는 2 개의 NMOS 트랜지스터들 (190) 및 (192)와, 두 입력들 A 및 B의 논리적 낸드 연산(ANDing)을 수행하는 2 개의 NMOS 트랜지스터들 (192) 및 (194)로 구성된다. 상기 NAND 로직으로는가 출력되고, 상기 AND 로직으로부터는 (CL)(또는 G)가 출력된다.
상기 제2기능 블록 (164)의 두 출력 단자들에는 제1EEPL 레벨 복원 블록 (168)이 접속되고, 상기 제3기능 블록 (166)의 두 출력 단자들에는 제2EEPL 레벨 복원 블록 (170)이 접속된다. 상기 각 레벨 복원 블록은, 이미 앞에서 도 8을 참조하여 설명한 바와 같이, 2 개의 인버터들과 2 개의 PMOS 트랜지스터들로 구성된다.
구체적으로, 제1레벨 복원 블록 (168)에서, 한 인버터 (196)의 입력 단자는 NOR 로직의 출력 단자 (181)에 접속되고, 상기 인버터 (196)의 출력 단자로부터는 (CH)(또는 P)가 출력된다. 다른 한 인버터 (198)의 입력 단자는 OR 로직의 출력 단자 (183)에 접속되고, 상기 인버터 (198)의 출력 단자로부터는가 출력된다. 한 PMOS 트랜지스터 (200)의 전류 통로는 상기 인버터 (196)의 상기 입력 단자와 상기 인버터 (198)의 상기 출렬 단자 사이에 접속되고, 그것의 게이트 단자는 상기 인버터 (198)의 상기 입력 단자에 접속된다. 다른 한 PMOS 트랜지스터 (202)이 전류 통로는 상기 인버터 (198)의 상기 입력 단자와 상기 인버터 (196)의 상기 출력 단자 사이에 접속되고, 그것의 게이트 단자는 상기 인버터 (196)의 상기 입력 단자에 접속된다.
제2복원 블록 (170)에서, 한 인버터 (204)의 입력 단자는 NAND 로직의 출력 단자 (189)에 접속되고, 상기 인버터 (204)의 출력 단자로부터는 (CL)(또는 G)가 출력된다. 다른 한 인버터 (206)의 입력 단자는 AND 로직의 출력 단자 (193)에 접속되고, 상기 인버터 (206)의 출력 단자로부터는가 출력된다. 한 PMOS 트랜지스터 (208)의 전류 통로는 상기 인버터 (204)의 상기 입력 단자와 상기 인버터 (206)의 상기 출력 단자 사이에 접속되고, 그것의 게이트 단자는 상기 인버터 (206)의 상기 입력 단자에 접속된다. 다른 한 PMOS 트랜지스터 (210)의 전류 통로는 상기 인버터 (206)의 상기 입력 단자와 상기 인버터 (204)의 상기 출력 단자 사이에 접속되고, 그것의 게이트 단자는 상기 인버터 (204)의 상기 입력 단자에 접속된다.
도 24는 16 비트 조건 합 가산기 (154)의 상세 회로도이다. 도 24를 참조하면, 16 비트 조건 합 가산기 (154)는 복수 개의 멀티플렉서들을 구비하고 있다. 도 24에서, LRB는 도 8의 EEPL 레벨 복원 회로를 나타내고, MS, MSL, MD 및 MDL은 도 25a 내지 도 25d의 패스-트랜지스터 멀티플렉서들을 각각 나타낸다. MS는 2 개의 상보적인 입력들 (IN) 및에 의해 2 개의 데이터 (D0) 및 (D1) 중의 어느 하나를 선택적으로 출력하는 단일 멀티플렉서를 나타낸다. MS는 도 25a에 도시된 바와 같이 2 개의 NMOS 트랜지스터들 (240) 및 (242)로 구성된다. MSL은 레벨 복원 회로를 갖는 단일 멀티플렉서 (MS)로서 2 개의 데이터 중의 어느 하나의 반전 신호를 출력한다. MSL은 도 25b에 도시된 바와 같이 2 개의 NMOS 트랜지스터들 (244) 및 (246), 인버터 (248) 및 PMOS 트랜지스터 (250)으로 구성된다. 또한, MD는 2 개의 상보적인 입력들에 의해 2 개의 데이터 중의 하나 및 그들의 상보 데이터 중의 하나를 각각 선택적으로 출력하는 이중 멀티플렉서이다. MD는 도 25c에 도시된 바와 같이 4 개의 NMOS 트랜지스터들 (250), (252), (254) 및 (256)으로 구성된다. MDL은 레벨 복원 회로를 갖는 이중 멀티플렉서 (MD)로서 상기 이중 멀티플렉서의 출력들의 반전 신호들을 출력한다. MDL은 도 25d에서 도시된 바와 같이 4 개의 NMOS 트랜지스터들 (258), (260), (262) 및 (264), 그리고 EEPL 레벨 복원 회로 (266)으로 구성된다. 상기 EEPL 레벨 복원 회로 (266)은 앞에서 설명된 바와 같이 2 개의 인버터들 (270) 및 (272), 그리고 2 개의 PMOS 트랜지스터들 (274) 및 (276)으로 구성된다.
도 26에는 MSL과 MDL의 SPICE 시뮬레이션 결과를 보여주고 있다. 도 26을 참조하면, MDL의 지연은 MSL의 그것보다 더 짧다.
다시 도 24를 참조하면, 16 비트 조건 합 가산기 (154)는 8 개의 조건 합 가산 유니트들 (210-1)∼(210-8)로 구성된다. 제1조건 합 가산 유니트 (210-1)은 대응하는 프리-캐리프리-합 발생기 (152)로부터의 제1조건 합 신호들 (SH), 제2조건 합 신호들 (SL), 제1조건 캐리 신호들 (CH)(또는 P), 상기 제1조건 캐리 신호들의 상보 신호들, 제2조건 캐리 신호들 (CL)(또는 G) 및, 상기 제2조건 캐리 신호들의 상보 신호들각각의 하위 2 비트 신호들 (SHi)와 (SHi+1), (SLi)와 (SLi+1), (CHi)와 (CHi+1),, (CLi)와 (CLi+1),을 받아들여서 하위 2 비트의 합 신호들 (Si) 및 (Si+1)을 생성한다. 제2조건 합 가산 유니트 (210-2)는 대응하는 프리-캐리프리-합 발생기 (152)로부터 다음 2 비트 신호들 (SHi+2)와 (SHi+3), (SLi+2)와 (SLi+3),, (CHi+2)와 (CHi+3), (CLi+2)와 (CLi+3),을 받아들여서 다음 2 비트의 합 신호들 (Si+2)와 (Si+3)을 생성한다. 이와 같이 하여, 제1내지 제8조건 합 가산 유니트들 (210-1)∼(210-7)은 16 비트의 합 신호들 (Si)∼ (SHi+15)를 생성한다.
각 조건 합 가산 유니트는 2 개의 LRB들 (212) 및 (224)와, 6 개의 MS들 (214), (216), (220), (222), (226) 및 (228), 2 개의 MSL들 (218) 및 (230), 2 개의 MD들 (232) 및 (234), 그리고 2 개의 MDL들 (236) 및 (238)로 구성된다.
각 조건 합 가산 유니트에서, 제1LRB (212)의 입력 단자 (IN) 및 입력 단자로 하우 비트 SH 신호와 하위 비트 SL 신호가 각각 인가된다. 상기 제1LRB (212)에 의해 하위 비트 SH 신호 및 하위 비트 SL 신호의 레벨들의 강 레벨들 즉, VDD및 VSS(GND) 레벨들로 각각 복원된다.
상기 제1LRB (212)의 출력 단자들 (OUT) 및로부터의 강 레벨들의 SH 및 SL 신호들은 제1MS (214)의 입력 단자 (D0) 및 입력 단자 (D1)으로 각각 인가된다. 또한, 상기 제1LRB (212)로부터의 상기 강 레벨들의 SH 및 SL 신호들은 제2MS (216)의 입력 단자들 (D0) 및 (D1)로 각각 인가된다. 제1및 제2MS들 (214) 및 (216) 각각은 선택 신호들에 응답하여 두 입력들 중의 어느 하나를 선택하여 출력한다. 예컨대, 제1조건 합 가산 유니트 (210-1)에서, 제1MS (214)의 선택 단자 (IN) 및 선택 단자로는 VDD레벨의 제어 신호와 GND 레벨의 제어 신호가 각각 인가되고, 제2MS(216)의 선택 단자(IN) 및 선택단자로는 GND 레벨의 제어 신호와 VDD레벨의 제어 신호가 각각 인가된다. 따라서, 제1MS (214)는 SH 신호를 선택하여서 출력하고, 제2MS (216)은 SL 신호를 선택하여 출력한다.
제1MS (214)로부터의 SH 신호와 제2MS (216)으로부터의 SL 신호는 제1MSL (218)의 입력 단자들 (D1) 및 (D0)로 각각 제공된다. 제1MSL (218)은 자신의 선택 단자 (IN)으로 제공되는 제어 신호 (CIN)가 VDD레벨이면 제2MS (216)으로부터의 SL 신호의 반전 신호 즉, 강 하이 레벨의 신호를 최하위 비트 합 신호 (Si)로서 출력한다. 반면에, 상기 제1MSL (218)은 자신의 선택 단자로 제공되는 제어 신호가 VDD레벨이면 제1MS (214)으로부터의 SH 신호의 반전 신호 즉, 강 하이 레벨의 신호를 최하위 비트 합 신호 (Si)로서 출력한다.
제3MS (220)의 입력 단자들 (D1) 및 (D0)에는 상위 SH 신호 및 상위 비트 SL 신호가 각각 인가된다. 또한, 상기 제4MS (222)의 입력 단자들 (D1) 및 (D0)에도 역시 상위 비트 SH 신호 및 상위 비트 SL 신호가 각각 인가된다. 상기 제3MS (220)의 선택 단자들 (IN) 및로는 하위 비트 CH(P) 신호 및 하우 비트 신호가 각각 인가되고, 상기 제4MS (222)의 선택 단자들 (IN) 및로는 하위 비트 CL(G) 신호 및 하위 비트신호가 각각 인가된다. 상기 CH 및신호들은 하이 레벨들을 갖고, 상기 CL 및신호들은 로우 레벨들을 가지므로, 제3MS (220)으로부터는 SL 신호가 출력되고 제4MS (222)로부터는 SH 신호가 출력된다. 상기 제3및 제4MS들 (220) 및 (222)로부터의 SL 및 SH 신호들은 제2LRB (224)의 입력 단자 (IN) 및로 각각 인가된다. 따라서, 제2LRB (224)의 출력 단자들 (OUT) 및로부터는 강 레벨들의 SH 및 SL 신호가 각각 출력된다.
상기 제2LRB (224)로부터의 강 레벨들의 SH 및 SL 신호들은 제5MS (226) 입력 단자 (D0) 및 입력 단자 (D1)으로 각각 인가된다. 또한, 상기 제2LRB (224)로부터의 상기 강 레벨들의 SH 및 SL 신호들은 제6MS (228)의 입력 단자들 (D0) 및 (D1)로 각각 인가된다. 제5및 제6MS들 (226) 및 (228) 각각은 선택 신호들에 응답하여 두 입력들 중의 어느 하나를 선택하여 출력한다. 예컨대, 제1조건 합 가산 유니트 (210-1)에서, 제5MS (226)의 선택 단자 (IN) 및 선택 단자로는 VDD레벨의 제어 신호와 GND 레벨의 제어 신호가 각각 인가되고, 제6MS (228)의 선택 단자 (IN) 및 선택 단자로는 GND 레벨의 제어 신호와 VDD레벨의 제어 신호가 각각 인가된다. 따라서, 제5MS (226)은 SH 신호를 선택하여서 출력하고, 제6MS (228)은 SL 신호를 선택하여 출력한다.
제5MS (226)으로부터의 SH 신호와 제6MS (228)로부터의 SL 신호는 제2MSL (230)의 입력 단자들 (D1) 및 (D0)로 각각 제공된다. 제2MSL (230)은 자신의 선택 단자 (IN)으로 제공되는 제어 신호 (CIN)가 VDD레벨이면 제6MS (228)로부터의 SL 신호의 반전 신호 즉, 강 하이 레벨의 신호를 합 신호 (Si+1)로서 출력한다. 반면에, 상기 제2MSL (230)은 자신의 선택 단자로 제공되는 제어 신호가 VDD레벨이면 제5MS (226)으로부터의 SH 신호의 반전 신호 즉, 강 로우 레벨의 신호를 합 신호 (Si+1)로서 출력한다.
제1및 제2MD들 (232) 및 (234) 각각의 입력 단자들및로는 상위 비트 CH 신호, 그것의 상보 신호, 상위 비트 CL(G) 신호 및 그것의 상보 신호가 각각 인가된다. 상기 제1MD (232)의 선택 단자들 (IN) 및로는 하위 비트 CH(P) 신호 및 하위 비트신호가 각각 인가되고, 상기 제2MD (234)의 선택 단자들 (IN) 및로는 하위 비트 CL(G) 신호 및 하위 비트신호가 각각 인가된다. 상기 CH 및신호들은 하이 레벨들을 갖고, 상기 CL 및신호들은 로우 레벨들을 가지므로, 제1MD (232)로부터는 CL 및신호들이 출력되고 제2MD (234)로부터는 CH 및신호들의 출력된다.
상기 제1및 제2MD들 (232) 및 (234)로부터의 CL,, CH 및신호들은 제1및 제2MDL들 (236) 및 (238) 각각의 입력 단자들및로 각각 인가된다. 제1및 제2MDL들 (236) 및 (238) 각각은 선택 신호들에 응답하여 두 입력들 중의 어느 한 신호 및 그것의 상보 신호를 선택하여 출력한다. 예컨대, 제1조건 합 가산 유니트 (210-1)에서, 제1MDL (236)의 선택 단자 (IN) 및 선택 단자로는 VDD레벨의 제어 신호와 GND 레벨의 제어 신호가 각각 인가되고, 제2MDL (238)의 선택 단자 (IN) 및 선택 단자로는 GND 레벨의 제어 신호와 VDD레벨의 제어 신호가 각각 인가된다. 따라서, 제1MDL (236)은 CL 및신호들의 반전 신호들 즉, CH 및신호들을 선택하여서 출력하고, 제2MDL (238)은 CH 및신호들의 반전 신호들 즉, CL 및신호들을 선택하여 출력한다. 제1및 제2MDL들 (236) 및 (238)로부터의 CH,, CL 및신호들은 다음 단의 조건 합 가산 유니트로 그것 내의 멀티플렉서들의 제어 신호들로서 제공된다.
도24에 도시된 바와 같이, 본 실시예의 16 비트 가산기 (154)의 지연 시간은 8tMUX이다. 이는 종래의 16 비트 가산기가 18tMUX의 지연을 갖는 것과 비교할 때, 56% 정도로 동작 속도가 향상됨을 의미한다.
도27은 캐리 발생 블록 (160-1)의 구성을 보여주고 있다. 도 27을 참조하면, 캐리 발생 블록 (160-1)은 5 개의 CLA 섹션들 (300-1)∼(300-4), (310)으로 구성된다. 제1내지 제4CLA 섹션들 (300-1)∼(300-4)은 동일한 구성을 가지나, 제5CLA 섹션 (310)은 상이한 구성을 가진다. 제1내지 제4CLA 섹션들 각각은 5 개의 CLA1 가산기들 (302-1)∼(302-5)을 구비하고, 제5CLA 섹션은 상기 CLA1 가산기와 다른 구성을 가지는 하나의 CLA2 가산기를 구비한다.
제1내지 제4CLA 센션들 각각에서, CLA1 가산기들 (302-1)∼(302-4)로는 대응하는 프리-챠지프리-합 발생기 (152)로부터의 16 비트 G 신호들 및 16 비트 P 신호들이 4 비트씩 분할되어 각각 인가된다.
구체적으로, 제1CLA 섹션 (300-1)에서, CLA1 가산기 (302-1)로는 P0∼P3신호들 및 G0∼G3신호들이 인가되고, CLA1 가산기 (302-2)로는 P4∼P7신호들 및 G4∼G7신호들이, CLA1 가산기 (302-3)으로는 P8∼P11신호들 및 P8∼P11신호들이, 그리고 CLA1 가산기 (302-4)로는 P12∼P15신호들 및 G12∼G15신호들이 각각 인가된다. CLA1 가산기 (302-1)는 그룹 캐리 발생 및 그룹 캐리 전파 신호들의 GG0및 GP0신호들을 생성하고, CLA1 가산기 (302-2)는 GG1및 GP1신호들을, CLA1 가산기 (302-3)은 GG2및 GP2신호들을, 그리고 CLA1 가산기 (302-4)는 GG3및 GP3신호들을 각각 생성한다. 또, 상기 CLA1 가산기들 (302-1)∼(302-4)로부터의 8 비트 신호들 즉, GG0∼GG3및 GP0∼GP3신호들은 CLA1 가산기 (302-5)로 인가된다. 상기 CLA1 가산기 (302-5)는 제1섹션 캐리 발생 신호 (SG0) 및 제1섹션 캐리 전파 신호 (SP0)를 생성한다.
위와 동일하게, 제2내지 제4CLA 섹션들 (300-2)∼(300-4)에 의해 제2내지 제4섹션 캐리 발생 신호들 (SG1)∼(SG3) 및 제2내지 제4섹션 캐리 전파 신호들 (SP1)∼(SP3)가 생성된다.
상기 제1내지 제4CLA 섹션들 (300-1)∼(300-4)로부터의 8 비트 신호들 즉, SG0∼SG3및 SP0∼SP3신호들은 제5CLA 센션 (310)으로 인가된다. 상기 제5섹션 (310)은 제1내지 제4블록 캐리 신호들 (BC0)∼(BC3) 및 그들의 상보 신호들를 발생한다. 물론, 앞에서 이미 설명한 바와 같이, 제2캐리 발생 블록 (160-2)에서, 제5CLA 섹션은 제1내지 제3블록 캐리 신호들 (BC4)∼(BC6) 및 그들의 상보 신호들를 발생한다.
도28a 및 도 28b는 각 CLA1 가산기의 그룹 캐리 발생부 및 그룹 캐리 전파부의 상세 회로도이다. 도 28a 및 도 28b를 참조하면, 그룹 캐리 발생부 및 그룹 캐리 전파부는 CMOS 로직으로 구성됨을 볼 수 있다. 합 발생 블록이 패스-트랜지스터 로직으로 구성되는 것과 비교하여 캐리 발생 블록이 CMOS 로직으로 구성하는 것은 108 비트 가산기의 동작 속도를 향상시키기 위해서이다. 즉, 이는 패스-트랜지스터 멀티플렉서로 인한 캐리 전파의 지연을 줄이기 위함이다.
도28a에 도시된 바와 같이, CLA1 가산기의 그룹 캐리 발생부는 7 개의 PMOS 트랜지스터들 (330)∼(342)와, 10 개의 NMOS 트랜지스터들 (344)∼(362), 그리고 인버터 (364)로 구성된다. PMOS 트랜지스터 (330)의 전류 통로는 전원 전압 (VDD)와 노드, (N331) 사이에 접속되고, 그것의 게이트 단자에는 G0신호가 인가된다. PMOS 트랜지스터들 (332), (336) 및 (340)의 전류 통로들도 전원 전압 (VDD)와 노드들 (N335), (N339) 및 (N341) 사이에 각각 접속되고, 그들의 게이트 단자들에는 P1∼P3신호들이 각각 인가된다.
PMOS 트랜지스터 (334)의 전류 통로는 PMOS 트랜지스터들 (330) 및 (332)의 전류 통로들과 노드 (N335) 사이에 접속되고, 상기 트랜지스터 (334)의 게이트 단자에는 G1신호가 인가된다. PMOS 트랜지스터 (338)의 전류 통로는 PMOS 트랜지스터들 (334) 및 (336)의 전류 통로들과 노드 (N339) 사이에 접속되고, 상기 트랜지스터 (338)의 게이트 단자에는 G2신호가 인가된다. PMOS 트랜지스터 (342)의 전류 통로는 PMOS 트랜지스터들 (3380 및 (340)의 전류 통로들과 노드 (N341) 사이에 접속되고, 상기 트랜지스터 (342)의 게이트 단자에는 G3신호가 인가된다.
NMOS 트랜지스터들 (344), (352), (354) 및 (356)의 전류 통로들은 기준 전압 즉, 접지 전압 (GND)와 노드 (N341) 사이에 직렬로 접속되고, 상기 트랜지스터들 (344), (352), (354) 및 (356)의 게이트 단자들에는 G0, P1∼P3신호들이 각각 인가된다. NMOS 트랜지스터들 (346), (358) 및 (360)의 전류 통로들은 접지 전압 (GND)와 노드 (N341) 사이에 직렬로 접속되고, 상기 트랜지스터들 (346), (358) 및 (360)의 게이트 단자들에는 G1, P2및 P3신호들이 각각 인가된다. NMOS 트랜지스터들 (348) 및 (362)의 전류 통로들은 접지 전압 (GND)와 노드 (N341) 사이에 직력로 접속되고, 상기 트랜지스터들 (348) 및 (362)의 게이트 단자들에는 G2및 P3신호들이 각각 인가된다. NMOS 트랜지스터 (350)의 전류 통로는 접지 전압 (GND)와 노드 (N341) 사이에 접속되고, 상기 트랜지스터 (350)의 게이트 단자에는 G3신호가 인가된다.
인버터 (364)는 PMOS 트랜지스터들 (330)∼(342) 및 NMOS 트랜지스터들(344)∼(362)에 의해 생성되는 노드 (N341) 상의 신호를 반전시켜 그룹 캐리 발생 신호로서 출력한다.
도28b에 도시된 바와 같이, CAL1 가산기의 그룹 캐리 전파부는 4 개의 PMOS 트랜지스터들 (366)∼(372), 4 개의 NMOS 트랜지스터들 (374)∼(380) 및 인버터 (382)로 구성된다. PMOS 트랜지스터들 (366)∼(372)의 전류 통로들은 상호간 병렬로 전원 전압 (VDD)와 노드 (N373) 사이에 각각 접속된다. NMOS 트랜지스터들 (374)∼(380)의 전류 통로들은 기준 전압 즉, 접지 전압 (GND)와 상기 노드 (N373) 사이에 직렬로 접속된다.
인버터 (382)는 PMOS 트랜지스터들 (366)∼(372) 및 NMOS 트랜지스터들(374)∼(380)에 의해 생성되는 노드 (N373) 상의 신호를 반전시켜 그룹 캐리 전파(GP) 신호로서 출력한다.
도29는 도 27의 CLA2 가산기 (310)의 상세 회로도이다. 도 29를 참조하면, CLA2 가산기 (310)은 3 개의 CLA1 가산기들 (400-1), (400-2) 및 (400-3), 그리고 4 개의 MDL들 (410), (412), (414) 및 (416)로 구성된다.
상기 CLA1 가산기들 (400-1), (400-2) 및 (400-3) 각각은 도 27의 CLA1 가산기와 동일한 구성을 가진다. 따라서, 여기서는 이들의 구성에 대한 상세한 설명을 생략한다.
도 29를 참조하면, CLA1 가산기 (400-1)로는 SC0, SG1, SP0및 SP1신호들이 인가되고, CLA1 가산시 (400-2)로는 SG0, SG1, SG2, SP0, SP1, 및 SP2신호들이, 그리고 CLA1 가산기 (400-3)으로는 SG0, SG1, SG2, SG3, SP0, SP1, SP2및 SP3신호들이 인가된다. CLA1 가산기 (400-1)은 BG1및 BP1신호들을 생성하고, CLA1 가산기 (400-2)는 BG2및 BP2신호들을, 그리고 CLA1 가산기 (400-3)은 BG3및 BP3신호들을 생성한다.
MDL (410)의 입력 단자들 (D0) 및 (D1)으로는 SG0및 SP0신호들이 각각 인가되고, MDL (412)의 입력 단자들 (D0) 및 (D1)으로는 CLA1 가산기 (400-1)로부터의 BG1및 BP1신호들이, MDL(414)의 입력 단자들 (D0) 및 (D1)으로는 CLA1 가산기 (400-2)로부터의 BG2및 BP2신호들이, 그리고 MDL (416)의 입력 단자들 (D0) 및 (D1)으로는 CLA1 가산기 (400-3)로부터의 BG3및 BP3신호들이 각각 인가된다. 또, 각 MDL들 (410)∼(416)의 선택 단자들 (IN) 및으로는 CIN및신호들이 각각 인가된다.
각 MDL들 (410)∼(416)은 CIN및신호들에 응답하여 두 입력들중의 하나를 선택하여 출력한다. MDL들 (410)∼(416)은 블록 캐리 신호들 (BC0)∼(BC3) 및 그들의 상보 신호들을을 각각 생성한다.
캐리 발생 블록 (160-2)도 제4CLA 섹션에 12 비트의 캐리 발생 신호들 및 12 비트의 캐리 전달 신호들이 인가되는 것을 제외하고는 캐리 발생 블록 (160-1)과 동일한 구성을 가진다. 따라서, 여기서는 캐리 발생 블록 (160-2)에 대한 상세한 설명은 생략한다.
도30은 본 발명의 실시예에 따른 108 비트 조건 합 가산기의 SPICE 시뮬레이션 결과를 보여주고 있다. 도30에 도시된 바와 같이, 캐리의 전파가 합의 전파보다 더 빠름을 볼 수 있다.
도31은 4-2 압축기만을 사용하는 종래의 승산기와 본 발명에 따른 승산기의 연산 속도를 보여주는 도면으로, SPICE 시뮬레이션의 결과를 보여주고 있다. 도31에 도시된 바와 같이, 본 발명에 따른 승산기의 임계 경로에 대한 연산 속도는 13.5 ns이고, 종래의 승산기의 그것은 15.1 ns이다. 따라서, 본 발명에 따른 승산기의 연산 속도가 종래의 승산기의 그것에 비해 12% 정도 빠름을 볼 수 있다.
이상에서 기술한 바와 같이, 본 발명에 따르면, 조건 합 가산기에 EEPL 로직을 적용함으로써 저전력 소모, 작은 칩 면적의 조건 합 가산기가 얻어진다. 또한, 조건 합 가산기의 캐리 발생 및 합 발생이 개별적으로 처리되도록 함과 아울러 캐리 전파가 합 전파보다 더 빠르게 이뤄지도록 함으로써 조건 합 가산기의 동작 속도가 향상된다.

Claims (43)

  1. N 비트 조건 합 가산기(여기서, N은 가산되는 비트들의 수)에 있어서: K 개의 M 비트 합 발생기들(여기서, K=「N/M」) 및;
    X 개의 L 비트 캐리 발생기들(여기서, X=「K/L」)을 포함하되,
    상기 합 발생기들 각각은 제 1의 M 비트 입력 신호들, 상기 제1입력신호들의 상보 신호들, 제 2의 M 비트 입력 신호들, 상기 제2입력 신호들의 상보 신호들 및, L 비트 캐리 신호들과 그들의 상보 신호들 중의 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 M 비트 합 신호들을 발생하며,
    상기 제1내지 제 (X-1)의 캐리 발생기들 각각은 대응하는 L 개의 합 발생기들로부터의 L×M 비트 캐리 발생 신호들 및 L×X 비트 캐리 전파 신호들을 받아들여서 상기 L 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하고, 상기 제 X의 캐리 발생기는 나머지 합 발생기들로부터의 캐리 발생 신호들 및 캐리 전파 신호들을 받아들여서 캐리 신호들 및 그들의 상보 신호들을 발생하고,
    상기 각 합 발생기는,
    상기 제 1의 M 비트 입력 신호들, 상기 제1입력 신호들의 상기 상보 신호들, 상기 제 1의 M 비트 입력 신호들 및 상기 제2입력 신호들의 상기 상보 신호들을 받아들여서 제 1의 M 비트 조건 합 신호들, 제 2의 M 비트 조건 합 신호들, M 비트 캐리 전파 신호들, 상기 M 비트 캐리 전파 신호들의 상보 신호들, M 비트 캐리 발생 신호들 및, 상기 M 비트 캐리 발생 신호들의 상보 신호들을 발생하는 수단 및,
    상기 제 1의 조건 합 신호들, 상기 제 2의 조건 합 신호들, 상기 M 비트 캐리 전파 신호들, 상기 M 비트 캐리 전파 신호들의 상기 상보 신호들, 상기 M 비트 캐리 발생 신호들, 상기 M 비트 캐리 발생 신호들의 상기 상보 신호들 및, L 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 상기 M 비트 합 신호들을 발생하는 수단을 포함하는 것을 특징으로 하는 조건 합 가산기.
  2. 제1항에 있어서,
    상기 합 발생기들은 패스-트랜지스터 로직들을 포함하는 것을 특징으로 하는 조건합 가산기.
  3. 제1항에 있어서,
    상기 캐리 발생기들은 CMOS 로직들을 포함하는 것을 특징으로 하는 조건 합 가산기.
  4. 제1항에 있어서,
    상기 합 발생기들은 패스-트랜지스터 로직들을 포함하고, 캐리 발생기들은 CMOS 로직들을 포함하는 것을 특징으로 하는 조건 합 가산기.
  5. N 비트 조건 합 가산기(여기서, N은 가산되는 비트들의 수)에 있어서:
    K 개의 16 비트 합 발생기들(여기서, K=「N/16」) 및;
    X 개의 4 비트 캐리 발생기들(여기서, X=「K/4」)을 포함하되;
    상기 합 발생기들 각각은 제 1의 16 비트 입력 신호들, 상기 제1입력 신호들의 상보 신호들, 제 2의 16 비트 입력 신호들, 상기 제2입력 신호들의 상보 신호들 및, 4 비트 캐리 신호들과 그들의 상보 신호들 중의 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 16 비트 합 신호들을 발생하며;
    상기 제1내지 제 (X-1)의 캐리 발생기들 각각은 대응하는 4 개의 합 발생기들로부터의 4M 비트 캐리 발생 신호들 및 4M 비트 캐리 전파 신호들을 받아들여서 상기 4 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하고;
    상기 제 X의 캐리 발생기는 나머지 합 발생기들로부터의 캐리 발생 신호들 및 캐리 전파 신호들을 받아들여서 캐리 신호들 및 그들의 상보 신호들을 발생하며;
    상기 각 합 발생기는,
    상기 제 1의 16 비트 입력 신호들, 상기 제1입력 신호들의 상기 상보 신호들, 상기 제 2의 16 비트 입력 신호들 및 상기 제2입력 신호들의 상기 상보 신호들을 받아들여서 제 1의 16 비트 조건 합 신호들, 제 2의 16 비트 조건 합 신호들, 16 비트 캐리 전파 신호들, 상기 16 비트 캐리 전파 신호들의 상보 신호들, 16 비트 캐리 발생 신호들 및, 상기 16 비트 캐리 발생 신호들의 상보 신호들을 발생하는 수단 및,
    상기 제 1의 조건 합 신호들, 상기 제 2의 조건 합 신호들, 상기 16 비트 캐리 전파 신호들, 상기 16 비트 캐리 전파 신호들의 상기 상보 신호들, 상기 16 비트 캐리 발생 신호들, 상기 16 비트 캐리 발생 신호들의 상기 상보 신호들 및, 상기 4 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 상기 16 비트 합 신호들을 발생하는 수단을 포함하는 것을 특징으로 하는 조건 합 가산기.
  6. 제1내지 제 7의 16 비트 합 발생기들 및;
    제1및 제 2의 4 비트 캐리 발생기들을 포함하되;
    상기 합 발생기들 각각은 제 1의 16 비트 입력 신호들, 상기 제1입력 신호들의 상보 신호들, 제 2의 16 비트 입력 신호들, 상기 제2입력 신호들의 상보 신호들 및, 4 비트 캐리 신호들과 그들의 상보 신호들 중의 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 16 비트 합 신호들을 발생하며;
    상기 제 1의 캐리 발생기는 상기 제1내지 제 4의 합 발생기들로부터의 64 비트 캐리 발생 신호들 및 64 비트 캐리 전파 신호들을 받아들여서 상기 4 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하고;
    상기 제 2의 캐리 발생기는 제5내지 제 7의 합 발생기들로부터의 48 비트 캐리 발생 신호들 및 48 비트 캐리 전파 신호들을 받아들여서 캐리 신호들 및 그들의 상보 신호들을 발생하는 조건 합 가산기.
  7. 제6항에 있어서,
    상기 각 합 발생기는;
    상기 제 1의 입력 신호들, 상기 제1입력 신호들의 상기 상보 신호들, 상기 제 2의 입력 신호들 및 상기 제2입력 신호들의 상기 상보 신호들을 받아들여서 제 1의 16 비트 조건 합 신호들, 제 2의 16 비트 조건 합 신호들, 16 비트 캐리 전파 신호들, 상기 16 비트 캐리 전파 신호들의 상보 신호들, 16 비트 캐리 발생 신호들 및, 상기 16 비트 캐리 발생 신호들의 상보 신호들을 발생하는 수단 및;
    상기 제 1의 조건 합 신호들, 상기 제 2의 조건 합 신호들, 상기 16 비트 캐리 전파 신호들, 상기 16 비트 캐리 전파 신호들의 상기 상보 신호들, 상기 16 비트 캐리 발생 신호들, 상기 16 비트 캐리 발생 신호들의 상기 상보 신호들 및, 상기 4 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 상기 16 비트 합 신호들을 발생하는 수단을 포함하는 조건 합 가산기.
  8. 제7항에 있어서,
    상기 합 발생기들은 패스-트랜지스터 로직들을 포함하는 조건 합 가산기.
  9. 제8항에 있어서,
    상기 캐리 발생기들은 CMOS 로직들을 포함하는 조건 합 가산기.
  10. N 비트 조건 합 가산기(여기서, N은 가산되는 비트들의 수)에 있어서:
    (a) 각각이 제 1의 M 비트 입력 신호들, 상기 제1입력 신호들의 상보 신호들, 제 2의 M 비트 입력 신호들, 상기 제2입력 신호들의 상보 신호들 및, L 비트 캐리 신호들과 그들의 상보 신호들 중의 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 M 비트 합 신호들을 발생하는 K 개의 M 비트 합 발생기들(여기서, K=「N/M」) 및;
    (b) 각각이 대응하는 L 개의 합 발생기들로부터의 L×M 비트 캐리 발생 및 L×M 비트 캐리 전파 신호들을 받아들여서 상기 L 비트 캐리 신호들과 상기 상보 신호들을 발생하는 X 개의 L 비트 캐리 발생기들(여기서, X=「K/L」)을 포함화되; 상기 각 합 발생기는;
    i) 상기 제 1의 M 비트 입력 신호들, 상기 제1입력 신호들의 상기 상보 신호들, 상기 제 2의 M 비트 입력 신호들 및 상깅 제2입력 신호들의 상기 상보 신호들을 받아들여서 제 1의 M 비트 조건 합 신호들, 제 2의 M 비트 조건 합 신호들, M 비트 캐리 전파 신호들, 상기 M 비트 캐리 전파 신호들의 상보 신호들, M 비트 캐리 발생 신호들 및, 상기 M 비트 캐리 발생 신호들의 상보 신호들을 발생하는 6M 비트 프리-캐리합 발생 블록 및;
    ii) 상기 제 1의 조건 합 신호들, 상기 제 2의 조건 합 신호들, 상기 M 비트 캐리 전파 신호들, 상기 M 비트 캐리 전파 신호들의 상기 상보 신호들, 상기 M 비트 캐리 발생 신호들, 상기 M 비트 캐리 발생 신호들의 상기 상보 신호들 및, 상기 L 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 상기 M 비트 합 신호들을 발생하는 M 비트 CLA(cally lookahead) 가산 블록을 구비하는 것을 특징으로 하는 조건 합 가산기.
  11. 제10항에 있어서,
    상기 6 M 비트 프리-캐리합 발생 블록은;
    대응하는 두 입력 신호들을 받아들여서 제1및 제2합 신호들을 발생하는 제1논리 수단과,
    상기 대응하는 두 입력 신호들을 받아들여서 캐리 전파 신호 및 상기 그것의 상보 신호를 발생하는 제2논리 수단 및,
    상기 대응하는 두 입력 신호들을 받아들여서 캐리 발생 신호 및 그것의 상보 신호를 분석하는 제3논리 수단를 포함하는 조건 합 가산기.
  12. 제11항에 있어서,
    상기 제1논리 수단은,
    상기 대응하는 두 입력 신호들의 XNOR 연산을 수행해서 상기 제1합 신호를 발생하는 XNOR 로직 및,
    상기 대응하는 두 입력 신호들의 XOR 연산을 수행해서 상기 제2합 신호를 발생하는 XOR 로직을 포함하는 조건 합 가산기.
  13. 제11항에 있어서,
    상기 제2논리 수단은,
    상기 대응하는 두 입력 신호들의 NOR 연산을 수행해서 상기 캐리 전파 신호의 상기 상보 신호를 발생하는 NOR 로직과,
    상기 대응하는 두 입력 신호들의 OR 연산을 수행해서 상기 캐리 전파 신호를 발생하는 OR 로직 및,
    상기 NOR 로직의 출력 신호의 레벨를 복원하여 상기 캐리 전파 신호로서 출력하고, 상기 OR 로직의 출력 신호의 레벨을 봅원하여 상기 캐리 전파 신호의 상보 신호로서 출력하는 레벨 복원 수단을 포함하는 조건 합 가산기.
  14. 제13항에 있어서,
    상기 레벨 복원 수단은
    상기 NOR 로직의 상기 출력 신호가 인가되는 입력 단자와 상기 캐리 전파 신호를 출력하는 출력 단자를 가지는 제1인버터와,
    상기 OR 로직의 상기 출력 신호가 인가되는 입력 단자와 상기 캐리 전파 신호의 상기 상보 신호를 출력하는 출력 단자를 가지는 제2인버터와,
    상기 제1인버터의 상기 입력 단자와 상기 제2인버터의 상기 출력 단자 사이에 접속되는 전류 통로와 상기 제2인버터의 상기 입력 단자에 접속되는 게이트를 가지는 제1PMOS 트랜지스터 및,
    상기 제1인버터의 상기 출력 단자와 상기 제2인버터의 상기 입력 단자 사이에 접속되는 전류 통로와 상기 제1인버터의 상기 입력 단자에 접속되는 게이트를 가지는 제2PMOS 트랜지스터를 포함하는 조건 합 가산기.
  15. 제11항에 있어서,
    상기 제3논리 수단은,
    상기 대응하는 두 입력 신호들의 NAND 연산을 수행해서 상기 캐리 발생 신호의 상기 상보 신호를 발생하는 NAND 로직과,
    상기 대응하는 두 입력 신호들의 AND 연산을 수행해서 상기 캐리 발생 신호를 발생은 AND 로직 및,
    상기 NAND 로직의 출력 신호의 레벨을 복원하여 상기 캐리 발생 신호로서 출력하고, 상기 AND 로직의 출력 신호의 레벨을 복원하여 상기 캐리 발생 신호의 상보 신호로서 출력하는 레벨 복원 수단을 포함하는 조건 합 가신기.
  16. 제15항에 있어서,
    상기 레벨 복원 수단은
    상기 NAND 로직의 상기 출력 신호가 인가되는 입력 단자와 상기 캐리 발생 신호를 출력하는 출력 단자를 가지는 제1인버터와,
    상기 AND 로직의 상기 출력 신호가 인가되는 입력 단자와 상기 캐리 발생 신호의 상기 상보 신호를 출력하는 출력 단자를 가지는 제2인버터와,
    상기 제1인버터의 상기 입력 단자와 상기 제2인버터의 상기 출력 단자 사이에 접속되는 전류 통로와 상기 제2인버터의 상기 입력 단자에 접속되는 게이트를 가지는 제1PMOS 트랜지스터 및,
    상기 제1인버터의 상기 출력 단자와 상기 제2인버터의 상기 입력 단자 사이에 접속되는 전류 통로와 상기 제1인버터의 상기 입력 단자에 접속되는 게이트를 가지는 제2PMOS 트랜지스터를 포함하는 조건 합 가산기.
  17. 제10항 또는 제11항에 있어서,
    상기 M 비트 CLA 가산 블록은 각각이 상기 제 1의 조건 합 신호들 중의 2 비트, 상기 제 2의 조건 합 신호들 중의 2 비트, 상기 캐리 전파 신호들 중의 2 비트, 상기 캐리 전파 신호들의 상기 상보 신호들 중의 2 비트, 상기 캐리 발생 신호들 중의 2 비트 및, 상기 캐리 발생 신호들의 상기 상보 신호들 중의 2 비트 신호들을 받아들여서 2 비트 합 신호들을 생성하는 M/2 개의 CLA 가산 유니트들을 포함하고;
    상기 각 CLA 가산 유니트는,
    상기 제 1의 2 비트 조건 합 신호들 중의 대응하는 1 비트 신호와 상기 제 2의 2 비트 조건 합 신호들 중의 대응하는 1 비트 신호를 받아들이고, 입력된 신호들의 레벨들을 각각 복원하되 상기 입력된 신호들의 반전된 신호들을 출력하는 제1레벨 복원기와,
    상기 제1레벨 복원기의 출력 신호들을 받아들이고, 제1제어 신호와 그것의 상보 신호인 제2제어 신호에 응답하여 입력된 신호들 중의 어느 하나와 다른 하나를 각각 선택적으로 출력하는 제1및 제2멀티플렉서들과,
    상기 제1멀티플렉서의 상기 출력 신호와 상기 제2멀티플렉서의 상기 출력 신호를 받아들이고, 제3제어 신호와 그것의 반전 신호인 제4제어 신호에 응답하여 입력된 신호들 중의 어느 하나를 선택하고, 선택된 신호의 반전 신호를 하위 비트 합 신호로서 출력하는 제3멀티플렉서와,
    상기 제 1의 2 비트 합 신호들 중의 다음 비트 신호와 상기 제 2의 2 비트 합 신호들 중의 다음 비트 신호를 받아들이고, 상기 2 비트 캐리 전파 신호들중의 대응하는 하나와 그것의 상기 상보 신호에 응답하여 입력된 신호들 중의 하나를 선택적으로 출력하는 제4멀티플렉서와,
    상기 제 1의 2 비트 합 신호들 중의 다음 비트 신호와 상기 제 2의 합 신호들 중의 다음 비트 신호를 받아들이고, 상기 2 비트 캐리 전파 신호들 중의 다른 하나와 그것의 상보 신호에 응답하여 입력된 신호들 중의 하나를 선택적으로 출력하는 제5멀티플렉서와,
    상기 제4및 제5멀티플렉서의 출력들을 받아들이고, 입력된 신호들의 레벨들을 각각 복원하되 상기 입력된 신호들의 반전된 신호들을 출력하는 제2레벨 복원기와,
    상기 제2레벨 복원기의 출력 신호들을 받아들이고, 상기 제1및 제2제어 신호들에 응답하여 입력된 신호들 중의 어느 하나와 다른 하나를 각각 선택적으로 출력하는 제6및 제7멀티플렉서들과,
    상기 제6멀티플렉서의 상기 출력 신호와 상기 제7멀티플렉서의 상기 출력 신호를 받아들이고, 상기 제3및 제4제어 신호들에 응답하여 입력된 신호들 중의 어느 하나를 선택하고, 선택된 신호의 반전 신호를 상위 비트 합 신호로서 출력하는 제8멀티플렉서와,
    상기 2 비트 캐리 전파 신호들 중의 다음 비트 신호 및 그것의 상보 신호와 상기 2 비트 캐리 발생 신호들 중의 다음 비트 신호 및 그것의 상보 신호를 받아들이고, 상기 2 비트 캐리 전파 신호들 중의 상기 대응하는 하나와 그것의 상기 상보 신호에 응답하여 입력된 신호들 중의 두 개를 선택적으로 출력하는 제9멀티플렉서와, 상기 2 비트 캐리 전파 신호들 중의 상기 다음 비트 신호 및 그것의 상기 상보 신호와 상기 2 비트 캐리 발생 신호들 중의 상기 다음 비트 신호 및 그것의 상기 상보 신호를 받아들이고, 상기 2 비트 캐리 전파 신호들 중의 다음 비트 신호와 그것의 상기 상보 신호에 응답하여 입력된 신호들 중의 두 개를 선택적으로 출력하는 제10멀티플렉서와,
    상기 제9및 제10멀티플렉서들의 출력 신호들을 받아들이고, 상기 제1및 제2제어 신호들에 응답하여 입력된 신호들 중의 두 개를 선택하고, 선택된 신호들을 다음 CLA 가산 유니트의 상기 제1및 제2제어 신호들로서 출력하는 제11멀티플렉서 및,
    상기 제9및 제10멀티플렉서들의 출력 신호들을 받아들이고, 상기 제3및 제4제어 신호들에 응답하여 입력된 신호들 중의 두 개를 선택하고, 선택된 신호들을 상기 다음 CLA 가산 유니트의 상기 제3및 제4제어 신호들로서 출력하는 제12멀티플렉서를 포함하는 조건 합 가산기.
  18. 제10항에 있어서,
    상기 각 합 발생기는 패스-트랜지스터 로직들을 포함하고, 상기 각 캐리 발생기는 CMOS 로직들을 포함하는 것을 특징으로 하는 조건 합 가산기.
  19. (a) 각각이 제 1의 16 비트 입력 신호들, 상기 제1입력 신호들의 상보 신호들, 제 2의 16 비트 입력 신호들, 상기 제2입력 신호들의 상보 신호들 및, 4 비트 캐리 신호들과 그들의 상보 신호들 중의 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 16 비트 합 신호들을 발생하는 2 개의 합 발생기들 및; 상기 각 합 발생기는,
    i) 상기 제 1의 입력 신호들, 상기 제1입력 신호들의 상기 상보 신호들, 상기 제 2의 입력 신호들 및 상기 제2입력 신호들의 상기 상보 신호들을 받아들여서 제 1의 16 비트 조건 합 신호들, 제 2의 16 비트 조건 합 신호들, 16 비트 캐리 전파 신호들, 상기 캐리 전파 신호들의 상보 신호들, 16 비트 캐리 발생 신호들 및, 상기 캐리 발생 신호들의 상보 신호들을 발생하는 프리-캐리합 발생 블록 및,
    ii) 상기 제 1의 조건 합 신호들, 상기 제 2의 조건 합 신호들, 상기 캐리 전파 신호들, 상기 캐리 전파 신호들의 상기 상보 신호들, 상기 캐리 발생 신호들, 상기 캐리 발생 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 상기 합 신호들을 발생하는 CLA(cally lookahead) 가산 블록을 구비하고;
    (b) 각각이 대응하는 4 개의 합 발생기들로부터의 64 비트 캐리 발생 신호들, 64 비트 캐리 전파 신호들 및, 상기 4 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 상기 4 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하는 2 개의 캐리 발생기들을 포함화되;
    상기 각 합 발생기는;
    i) 각각이 대응하는 16 비트 캐리 발생 신호들 및 대응하는 16 비트 캐리 전파 신호들을 받아들여서 1 비트 섹션 캐리 발생 신호 및 1 비트 센션 캐리 전파 신호를 발생하는 4 개의 제1CLA 가산 섹센들 및,
    ii) 상기 제1CLA 섹션들로부터의 제1내지 제 4의 섹션 캐리 발생 신호들, 제1내지 제 4의 섹션 캐리 전파 신호들 및, 상기 4 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 상기 4 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하는 제2CLA 가산 섹션을 구비하는 조건 합 가산기.
  20. 제19항에 있어서,
    상기 프리-캐리합 발생 블록은;
    대응하는 두 입력 신호들을 받아들여서 제1및 제2합 신호들을 발생하는 제1논리 수단과,
    상기 대응하는 두 입력 신호들을 받아들여서 캐리 전파 신호 및 상기 그것의 상보 신호를 발생하는 제2논리 수단 및,
    상기 대응하는 두 입력 신호들을 받아들여서 캐리 발생 신호 및 그것의 상보 신호를 발생하는 제3논리 수단을 포함하는 조건 합 가산기.
  21. 제20항에 있어서,
    상기 제1논리 수단은,
    상기 대응하는 두 입력 신호들의 XNOR 연산을 수행해서 제1합 신호를 발생하는 XNOR 로직 및,
    상기 대응하는 두 입력 신호들의 XOR 연산을 수행해서 상기 제2합 신호를 발생하는 XOR 로직을 포함하는 조건 합 가산기.
  22. 상기 제20항에 있어서,
    상기 제2논리 수단은,
    상기 대응하는 두 입력 신호들의 NOR 연산을 수행해서 상기 캐리 전파 신호의 상기 상보 신호를 발생하는 NOR 로직과,
    상기 대응하는 두 입력 신호들의 OR 연산을 수행해서 상기 캐리 전파 신호를 발생하는 OR 로직 및,
    상기 NOR 로직의 출력 신호의 레벨을 복원하여 상기 캐리 전파 신호로서 출력하고, 상기 OR 로직의 출력 신호의 레벨을 복원하여 상기 캐리 전파 신호의 상보 신호로서 출력하는 레벨 복원 수단을 포함하는 조건 합 가산기.
  23. 제22항에 있어서,
    상기 레벨 복원 수단은
    상기 NOR 로직의 상기 출력 신호가 인가되는 입력 단자와 상기 캐리 전파 신호를 출력하는 출력 단자를 가지는 제1인버터와,
    상기 OR 로직의 상기 출력 신호가 인가되는 입력 단자와 상기 캐리 전파 신호의 상기 상보 신호를 출력하는 출력 단자를 가지는 제2인버터와,
    상기 제1인버터의 상기 입력 단자와 상기 제2인버터의 상기 출력 단자 사이에 접속되는 전류 통로와 상기 제2인버터의 상기 입력 단자에 접속되는 게이트를 가지는 제1PMOS 트랜지스터 및,
    상기 제1인버터의 상기 출력 단자와 상기 제2인버터의 상기 입력 단자 사이에 접속되는 전류 통로와 상기 제1인버터의 상기 입력 단자에 접속되는 게이트를 가지는 제2PMOS 트랜지서터를 포함하는 조건 합 가산기.
  24. 제20항에 있어서,
    상기 제3논리 수단은,
    상기 대응하는 두 입력 신호들의 NAND 연산을 수행해서 상기 캐리 발생 신호의 상기 상보 신호를 발생하는 NAND 로직과,
    상기 대응하는 두 입력 신호들의 AND 연산을 수행해서 상기 캐리 발생 신호를 발생하는 AND 로직 및,
    상기 NAND 로직의 출력 신호의 레벨을 복원하여 상기 캐리 발생 신호로서 출력하고, 상기 AND 로직의 출력 신호의 레벨을 복원하여 상기 캐리 발생 신호의 상보 신호로서 출력하는 레벨 복원 수단을 포함하는 조건 합 가산기.
  25. 제24항에 있어서,
    상기 레벨 복원 수단은
    상기 NAND 로직의 상기 출력 신호가 인가되는 입력을 닫자와 상기 캐리 발생 신호를 출력하는 출력 단자를 가지는 제1인버터와,
    상기 AND 로직의 상기 출력 신호가 인가되는 입력 단자와 상기 캐리 발생 신호의 상기 상보 신호를 출력하는 출력 단자를 가지는 제2인버터와,
    상기 제1인버터의 상기 입력 단자와 상기 제2인버터의 상기 출력 단자 사이에 접속되는 전류 통로와 상기 제2인버터의 상기 입력 단자에 접속되는 게이트를 가지는 제1PMOS 트랜지스터 및,
    상기 제1인버터의 상기 출력 단자와 상기 제2인버터의 상기 입력 단자 사이에 접속되는 전류 통로와 상기 제1인버터의 상기 입력 단자에 접속되는 게이트를 가지는 제2PMOS 트랜지스터를 포함하는 조건 합 가산기.
  26. 제19항에 있어서,
    상기 16 비트 CLA 가산 블록은 각각이 상기 제 1의 조건 합 신호들 중의 2 비트, 상기 제 2의 조건 합 신호들 중의 2 비트, 상기 캐리 전파 신호들 중의 2 비트, 상기 캐리 전파 신호들의 상기 상보 신호들 중의 2 비트, 상기 캐리 발생 신호들 중의 2 비트 및, 상기 캐리 발생 신호들의 상기 상보 신호들 중의 2 비트 신호들을 받아들여서 2 비트 합 신호들을 생성하는 8 개의 CLA 가산 유니트들을 포함하고;
    상기 각 CLA 가산 유니트는,
    상기 제 1의 2 비트 조건 합 신호들 중의 대응하는 1 비트 신호와 상기 제 2의 2 비트 조건 합 신호들 중의 대응하는 1 비트 신호를 받아들이고, 입력된 신호들의 레벨들을 각각 복원하되 상기 입력된 신호들의 반전된 신호들을 출력하는 제1레벨 복원기와,
    상기 제1레벨 복원기의 출력 신호들을 받아들이고, 제1제어 신호와 그것의 상보 신호인 제2제어 신호에 응답하여 입력된 신호들 중의 어느 하나와 다른 하나를 각각 선택적으로 출력하는 제1및 제2멀티플렉서들과,
    상기 제1멀티플렉서의 상기 출력 신호와 상기 제2멀티플렉서의 상기 출력 신호를 받아들이고, 제3제어 신호와 그것의 반전 신호인 제4제어 신호에 응답하여 입력된 신호들 중의 어느 하나를 선택하고, 선택된 신호의 반전 신호를 하위 비트 합 신호로서 출력하는 제3멀티플렉서와,
    상기 제 1의 2 비트 합 신호들 중의 다음 비트 신호와 상기 제 2의 2 비트 합 신호들 중의 다음 비트 신호를 받아들이고, 상기 2 비트 캐리 전파 신호들중의 대응하는 하나와 그것의 상기 상보 신호에 응답하여 입력된 신호들 중의 하나를 선택적으로 출력하는 제4멀티플렉서와,
    상기 제 1의 2 비트 합 신호들 중의 다음 비트 신호와 상기 제 2의 합 신호들 중의 다음 비트 신호를 받아들이고, 상기 2 비트 캐리 전파 신호들 중의 다른 하나와 그것의 상보 신호에 응답하여 입력된 신호들 중의 하나를 선택적으로 출력하는 제5멀티플렉서와,
    상기 제4및 제5멀티플렉서의 출력들을 받아들이고, 입력된 신호들의 레벨들을 각각 복원하되 상기 입력된 신호들의 반전된 신호들을 출력하는 제2레벨 복원기와,
    상기 제2레벨 복원기의 출력 신호들을 받아들이고, 상기 제1및 제2제어 신호들에 응답하여 입력된 신호들 중의 어느 하나와 다른 하나를 각각 선택적으로 출력하는 제6및 제7멀티플렉서들과,
    상기 제6멀티플렉서의 상기 출력 신호와 상기 제7멀티플렉서의 상기 출력 신호를 받아들이고, 상기 제3및 제4제어 신호들에 응답하여 입력된 신호들 중의 어느 하나를 선택하고, 선택된 신호의 반전 신호를 상위 비트 합 신호로서 출력하는 제8멀티플렉서와,
    상기 2 비트 캐리 전파 신호들 중의 다음 비트 신호 및 그것의 상보 신호와 상기 2 비트 캐리 발생 신호들 중의 다음 비트 신호 및 그것의 상보 신호를 받아들이고, 상기 2 비트 캐리 전파 신호들 중의 상기 대응하는 하나와 그것의 상기 상보 신호에 응답하여 입력된 신호들 중의 두 개를 선택적으로 출력하는 제9멀티플렉서와,
    상기 2 비트 캐리 전파 신호들 중의 상기 다음 비트 신호 및 그것의 상기 상보 신호와 상기 2 비트 캐리 발생 신호들 중의 상기 다음 비트 신호 및 그것의 상기 상보 신호를 받아들이고, 상기 2 비트 캐리 전파 신호들 중의 다음 비트 신호와 그것의 상기 상보 신호에 응답하여 입력된 신호들 중의 두 개를 선택적으로 출력하는 제10멀티플렉서와,
    상기 제9및 제10멀티플렉서들의 출력 신호들을 받아들이고, 상기 제1및 제2제어 신호들에 응답하여 입력된 신호들 중의 두 개를 선택하고, 선택된 신호들을 다음 CLA 가산 유니트의 상기 제1및 제2제어 신호들로서 출력하는 제11멀티플렉서 및,
    상기 제9및 제10멀티플렉서들의 출력 신호들을 받아들이고, 상기 제3및 제4제어 신호들에 응답하여 입력된 신호들 중의 두 개를 선택하고, 선택된 신호들을 상기 다음 CLA 가산 유니트의 상기 제3및 제4제어 신호들로서 출력하는 제12멀티플렉서를 포함하는 조건 합 가산기.
  27. 제19항에 있어서,
    상기 각 제1CLA 가산 섹션은,
    상기 대응하는 16 비트 캐리 발생 신호들 및 상기 대응하는 16 비트 캐리 전파 신호들 순서대로 4 비트씩 각각 받아들여서 제1내지 제 4의 그룹 캐리 발생 신호들 및 제1내지 제 4의 그룹 캐리 전달 신호들을 각각 발생하는 제1내지 제 4의 CLA 가산기들 및,
    상기 제1내지 제 4의 그룹 캐리 발생 신호들 및 상기 제1내지 제 4의 그룹 캐리 전달 신호들을 받아들여서 대응하는 1 비트 섹션 캐리 발생 신호 및 대응하는 1 비트 캐리 전달 신호를 발생하는 제 5의 CLA 가산기를 포함하는 조건 합 가산기.
  28. 제27항에 있어서,
    상기 제1내지 제4
    CLA 가산기들 각각은,
    대응하는 4 비트 캐리 발생 신호들 및 상기 대응하는 4 비트 캐리 전파 신호들에 응답하여 상이한 두 레벨들 중의 어느 하나의 제1출력 신호를 발생하는 제1수단 및,
    상기 대응하는 4 비트 캐리 전파 신호들에 응답하여 상이한 두 레벨들 중의 어느 하나의 제2출력 신호를 발생하는 제2수단을 포함하는 조건 합 가산기.
  29. 제27항에 있어서,
    상기 제5CLA 가산기는,
    대응하는 상기 그룹 캐리 발생 신호들 및 상기 그룹 캐리 전파 신호들에 응답하여 상이한 두 레벨들 중의 어느 하나의 제1출력 신호를 발생하는 제1수단 및,
    상기 그룹 캐리 전파 신호들에 응답하여 상이한 두 레벨들 중의 어느 하나의 제2출력 신호를 발생하는 제2수단을 포함하는 조건 합 가산기.
  30. 제27항에 있어서,
    상기 제1내지 제5CLA 가산기는 CMOS 패스 트랜지스터 로직들을 포함하는 조건 합 가산기.
  31. 제19항 또는 제26항에 있어서,
    상기 제2CLA 가산 섹션은,
    상기 제1및 제2섹션 캐리 발생 신호들과 상기 제1및 제2섹션 캐리 전파 신호들을 받아들여서 제1블록 캐리 발생 신호 및 제1블록 캐리 전파 신호를 발생하는 제1CLA 가산기와,
    상기 제1내지 제3섹션 캐리 발생 신호들과 상기 제1및 제3섹션 캐리 전파 신호들을 받아들여서 제2블록 캐리 발생 신호 및 제2블록 캐리 전파 신호를 발생하는 제2CLA 가산기와,
    상기 제1내지 제4섹션 캐리 발생 신호들과 상기 제1및 제4섹션 캐리 전파 신호들을 받아들여서 제3블록 캐리 발생 신호 및 제3블록 캐리 전파 신호를 발생하는 제3CLA 가산기와, 상기 제1섹션 캐리 발생 신호와 상기 제1섹션 캐리 전파 신호를 받아들이고, 상기 4 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호에 응답하여, 상기 4 비트 캐리 신호들의 제1비트 신호 및 그 상보 신호를 발생하는 제1멀티플렉서와,
    상기 제1블럭 캐리 발생 신호와 상기 제1블럭 캐리 전파 신호를 받아들이고, 상기 4 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호에 응답하여, 상기 4 비트 캐리 신호들의 제2비트 신호 및 그 상보 신호를 발생하는 제2멀티플렉서와,
    상기 제2블럭 캐리 발생 신호와 상기 제2블럭 캐리 전파 신호를 받아들이고, 상기 4 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호에 응답하여, 상기 4 비트 캐리 신호들의 제3비트 신호 및 그 상보 신호를 발생하는 제3멀티플렉서와,
    상기 제3블럭 캐리 발생 신호와 상기 제3블럭 캐리 전파 신호를 받아들이고, 상기 4 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호에 응답하여, 상기 4 비트 캐리 신호들의 제4비트 신호 및 그 상보 신호를 발생하는 제4멀티플렉서를 포함하는 조건 합 가산기.
  32. 제31항에 있어서,
    상기 제1내지 제3CLA 가산기들 각각은,
    대응하는 상기 섹션 캐리 발생 신호들 및 상기 섹션 캐리 전파 신호들에 응답하여 상이한 두 레벨들 중의 어느 하나의 대응하는 블록 캐리 발생 신호를 발생하는 제1수단 및,
    상기 그룹 캐리 전파 신호들에 응답하여 상이한 두 레벨들 중의 어느 하나의 대응하는 블록 캐리 전파 신호를 발생하는 제2수단을 포함하는 조건 합 가산기.
  33. 제19항에 있어서,
    상기 각 합 발생기는 패스-트랜지스터 로직들을 포함하고, 상기 각 캐리 발생기는 CMOS 로직들을 포함하는 것을 특징으로 하는 조건 합 가산기.
  34. N 비트 조건 합 가산기(여기서, N은 가산되는 비트들의 수)에 있어서:
    (a) 각각이 제 1의 M 비트 입력 신호들, 상기 제1입력 신호들의 상보 신호들, 제 2의 M 비트 입력 신호들, 상기 제2입력 신호들의 상보 신호들 및, L 비트 캐리 신호들과 그들의 상보 신호들 중의 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 M 비트 합 신호들을 발생하는 K 개의 M 비트 합 발생기들(여기서, K=「N/M」) 및;
    상기 각 합 발생기는,
    i) 상기 제 1의 M 비트 입력 신호들, 상기 제1입력 신호들의 상기 상보 신호들, 상기 제 2의 M 비트 입력 신호들 및 상깅 제2입력 신호들의 상기 상보 신호들을 받아들여서 제 1의 M 비트 조건 합 신호들, 제 2의 M 비트 조건 합 신호들, M 비트 캐리 전파 신호들, 상기 M 비트 캐리 전파 신호들의 상보 신호들, M 비트 캐리 발생 신호들 및, 상기 M 비트 캐리 발생 신호들의 상보 신호들을 발생하는 프리-캐리합 발생 블록 및;
    ii) 상기 제 1의 조건 합 신호들, 상기 제 2의 조건 합 신호들, 상기 M 비트 캐리 전파 신호들, 상기 M 비트 캐리 전파 신호들의 상기 상보 신호들, 상기 M 비트 캐리 발생 신호들, 상기 M 비트 캐리 발생 신호들의 상기 상보 신호들 및, 상기 L 비트 캐리 신호들과 그들의 상보 신호들 중의 상기 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 상기 M 비트 합 신호들을 발생하는 M 비트 CLA(cally lookahead) 가산 블록을 구비하고;
    (b) 각각이 대응하는 L 개의 합 발생기들로부터의 L×M 비트 캐리 발생 신호들 및 L×M 비트 캐리 전파 신호들을 받아들여서 상기 L 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하는 X 개의 L 비트 캐리 발생기들(여기서, X=「K/L」)을 포함화되; 상기 각 합 발생기는;
    i) 각각이 대응하는 M 비트 캐리 발생 신호들 및 대응하는 M 비트 캐리 전파 신호들을 받아들여서 1 비트 섹션 캐리 발생 신호 및 1 비트 센션 캐리 전파 신호를 발생하는 4 개의 제1CLA 가산 섹센들 및,
    ii) 상기 제1CLA 섹션들로부터의 제1내지 제 L의 캐리 발생 신호들 및 제1내지 제 L의 캐리 전파 신호들을 받아들여서 상기 L 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하는 제2CLA 가산 섹션을 포함하는 것을 특징으로 하는 조건 합 가산기.
  35. 제1의 54 비트 데이터와 제 2의 54 비트 데이터를 받아들여서 제1내지 제 54의 54 비트 수직 데이터를 발생하되, 상기 제1데이터의 비트 값이 '1'이면 대응하는 수직 데이터로서 상기 제2데이터를 그대로 출력하고, 상기 제1데이터의 비트 값이 '0'이면 0의 수직 데이터를 출력하는 인코딩 수단과;
    상기 인코딩 수단으로부터의 상기 제1내지 제 54의 수직 데이터를 받아들이고, 상기 각 수직 데이터를 2 비트 신호들로 압축하여 54 비트 합 신호들 및 54 비트 캐리 신호들을 발생하는 압축 수단 및;
    상기 압축 수단으로부터의 상기 54 비트 합 신호들 및 상기 54 비트 캐리 신호들을 받아들여서 가산하는 가산 수단을 포함하되;
    상기 가산 수단은
    제1내지 제 7의 16 비트 합 발생기들 및,
    제1및 제 2의 4 비트 캐리 발생기들을 구비하고,
    상기 합 발생기들 각각은 제 1의 16 비트 입력 신호들, 상기 제1입력 신호들의 상보 신호들, 제2의 16 비트 입력 신호들, 상기 제2입력 신호들의 상보 신호들 및, 4 비트 캐리 신호들과 그들의 상보 신호들 중의 대응하는 하나의 캐리 신호와 그것의 상보 신호를 받아들여서 16 비트 합 신호들을 발생하며,
    상기 제 1의 캐리 발생기는 대응하는 4 개의 합 발생기들로부터의 64 비트 캐리 발생 신호들 및 64 비트 캐리 전파 신호들을 받아들여서 상기 4 비트 캐리 신호들과 그들의 상기 상보 신호들을 발생하고,
    상기 제 2의 캐리 발생기는 나머지 합 발생기들로부터의 캐리 발생 신호들 및 캐리 전파 신호들을 받아들여서 캐리 신호들 및 그들의 상보 신호들을 발생하는 집적화된 패스 트랜지스터 로직 회로.
  36. 제35항에 있어서,
    상기 압축 수단은 상기 제1내지 제 54의 수직 데이터를 받아들이고, 각각이 상기 각 수직 데이터를 1 비트 합 신호 및 1 비트 캐리 신호로 압축하는 54 개의 압축 유니트들을 포함하고;
    상기 각 압축 유니트는
    각각이 상기 인코딩 수단으로부터의 9 비트 데이터를 2 비트 데이터로 압축하는 6 개의 9-2 압축기들과,
    각각이 상기 9-2 압축기들로부터의 6 비트 데이터를 2 비트 데이터로 압축하는 2 개의 6-2 압축기들 및,
    상기 6-2 압축기들로부터의 4 비트 데이터를 2 비트 데이터로 압축하는 4-2 압축기를 구비하는 집적화된 패스 트랜지스터 로직 회로.
  37. 제36항에 있어서,
    상기 각 9-2 압축기는 상기 인코딩 수단으로부터의 9 비트 데이터 및 앞 단의 압축 유니트 내의 대응하는 9-2 압축기로부터의 6 비트 캐리들을 받아들여서 캐리 비트, 합 비트 및 다음 단의 압축 유니트 내의 대응하는 9-2 압축기로 제공될 캐리 비트들을 발생하는 집적화된 패스 트랜지스터 로직 회로.
  38. 제36항에 있어서,
    상기 각 6-2 압축기는 상기 9-2 압축기들로부터의 6 비트 데이터 및 앞 단의 압축 유니트 내의 대응하는 6-2 압축기로부터의 3 비트 캐리들을 받아들여서 캐리 비트, 합 비트 및 다음 단의 압축 유니트 내의 대응하는 6-2 압축기로 제공될 캐리 비트들을 발생하는 집적화된 패스 트랜지스터 로직 회로.
  39. 제36항에 있어서,
    상기 4-2 압축기는 상기 6-2 압축기들로부터의 4 비트 수직 데이터 및 앞 단의 압축 유니트 내의 4-2 압축기로부터의 1 비트 캐리를 받아들여서 캐리 비트, 합 비트 및 다음 단의 압축 유니트 내의 4-2 압축기로 제공될 캐리 비트를 발생하는 집적화된 패스 트랜지스터 로직 회로.
  40. 제36항에 있어서,
    상기 각 9-2 압축기는;
    각각이 상기 인코딩 수단으로부터의 9 비트 수직 데이터를 3 비트씩 받아들여서 제1내지 제3합 비트들과 다음 단의 압축 유니트 내의 대응하는 9-2 압축기로 제공될 제1내지 제3캐리 비트들을 각각 발생하는 제1내지 제3전가산기들과,
    상기 제1내지 제3합 비트들을 받아들여서 제4합 비트와 상기 다음 단 압축 유니트 내의 상기 대응하는 9-2 압축기로 제공될 제4캐리 비트를 발생을 제4전가산기와, 앞 단의 압축 유니트로부터의 제1내지 제3캐리 비트들을 받아들여서 제5합 비트와 상기 다음 단 압축 유니트 내의 상기 대응하는 9-2 압축기로 제공될 제5캐리 비트를 발생하는 제5전가산기와,
    상기 제4및 제5합 비트들과 상기 앞 단 압축 유니트 내의 상기 대응하는 9-2 압축기로부터의 제4캐리 비트를 받아들여서 제6합 비트와 상기 다음 단 압축 유니트 내의 상기 대응하는 9-2 압축기로 제공될 제6캐리 비트를 발생하는 제6전가산기 및, 상기 제6합 비트와 상기 앞 단 압축 유니트로부터의 제5및 제6캐리 비트들을 받아들여서 최종적인 합 비트 및 캐리 비트를 발생하는 제7전가산기를 포함하는 집적화된 패스 트랜지스터 로직 회로.
  41. 제36항에 있어서,
    상기 각 6-2 압축기는;
    대응하는 3 개의 9-2 압축기들로부터의 6 비트 데이터를 각각 3 비트씩 받아들여서 제1및 제2합 비트들과 다음 단의 압축 유니트 내의 대응하는 6-2 압축기로 제공될 제1및 제2캐리 비트들을 각각 발생하는 제1및 제2전가산기들과,
    앞 단 압축 유니트 내의 대응하는 6-2 압축기로부터의 제1내지 제3캐리 비트들을 받아들여서 제3합 비트와 상기 다음 단 압축 유니트 내의 대응하는 6-2 압축기로 제공될 제3캐리 비트를 발생하는 제3전가산기 및,
    상기 제1내지 제3합 비트들을 받아들여서 최종적인 합 비트 및 캐리 비트를 발생하는 제4전가산기를 포함하는 집적화된 패스 트랜지스터 로직 회로.
  42. 제36항에 있어서,
    상기 4-2 압축기는;
    상기 6-2 압축기들로부터의 4 비트 수직 데이터 중 하위 3 비트를 받아들여서 제1합 비트와 다음 단 압축 유니트 내의 4-2 압축기로 제공될 캐리 비트를 발생하는 제1전가산기 및,
    상기 6-2 압축기들로부터의 4 비트 수직 데이터 중의 최상위 비트와 상기 제1합 비트 및 이전 단 압축 유니트 내의 4-2 압축기로부터의 캐리 비트를 받아들여서 최종적인 합 비트 및 캐리 비트를 발생하는 제2전가산기를 포함어떠는 집적화된 패스 트랜지스터 로직 회로.
  43. 제40항 내지 제42항 중의 어느 한 항에 있어서,
    상기 각 전가산기는
    캐리 신호, 상기 캐리 신호의 상보 신호, 합 신호, 상기 합 신호의 상보 신호를 각각 출력하기 위한 제1내지 제4출력 단자들과;
    상기 제2출력 단자에 접속되는 입력 단자와 상기 캐리 신호를 출력하기 위한 출력 단자를 가지는 제1인버터와,
    상기 제3출력 단자에 접속되는 입력 단자와 상기 합 신호를 출력하기 위한 출력 단자를 가지는 제2인버터와,
    상기 제1인버터의 상기 입력 단자와 상기 제2인버터의 상기 출력 단자 사이에 접속되는 전류 통로와 상기 제2인버터의 상기 입력 단자에 접속되는 게이트를 가지는 제1PMOS 트랜지스터 및,
    상기 제1인버터의 상기 출력 단자와 상기 제2인버터의 상기 입력 단자 사이에 접속되는 전류 통로와 상기 제1인버터의 상기 입력 단자에 접속되는 게이트를 가지는 제2PMOS 트랜지스터를 포함하는 집적화된 패스 트랜지스터 로직 회로.
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