JPS6338260A - 高耐圧半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 実施例の模式図（第１図） キャリア濃度プロファイル図（第２図）実施例の工程断
面図　（第３図） 発明の効果 〔概　要〕 ＤＳＡ　（デイフュージョンセルファライン）方式テ形
成した狭い幅のエンハンスメント領域と、デプリーショ
ン領域を用いてゲートを構成することによって、オン抵
抗を減少せしめて増幅ファクタの増大を図ったオフセッ
ト型の高耐圧素子であって、ゲート下部の活性領域を厚
い分離絶縁膜によってソース領域及びドレイン領域と離
隔せしめる構造にすることによって、ソース領域、エン
ノ＼ンスメントチャネル領域、デプリーション領域、オ
フセット領域、ドレインを総てセルファラインで形成す
ることを可能にし、且つオフセット領域とゲート電極間
に上記分離絶縁膜を介在せしめることによってドレイン
−ゲート間耐圧の向上を図る。

〔産業上の利用分野〕

本発明はＭＩＳ型高耐高耐圧半導体装置造及びその製造
方法の改良に係り、特に集積度及びドレイン−ゲート間
耐圧の向」−を図ったｌ１ｌｓ型高耐圧半導体装置及び
その製造方法に関する。

近時、エレクトロルミネッセンス、プラズマデイスプレ
ィ等で代表される表示デバイス等の高電圧駆動デバイス
の制御回路を具備した半導体ＩＣの所要が増大しており
、目、つ上記高電圧駆動デバイスの大規模化、高機能化
、高速化に伴って、制御回路を構成する半導体装置の一
層の高耐圧化、大電力化、高速化、及び増幅ファクタの
増大が要望されている。

〔従来の技術〕

第４図は従来のＭＩＳ型高耐高耐圧半導体装置ち高耐圧
Ｍ　Ｉ　Ｓ　ｌ−ランシスタの代表的な構造における一
例を示した模式側断面図でよ）る。

図において、５１はｎ−型ウェル、５２はフィールド酸
化膜、５３はｎ−”、リナ傳ネルストッパ、５４はゲー
ト酸化膜、５５はゲート電極、５６はｐ−型オフセント
領域、５７はｐ゛゛ソース領域、５８はｐ゛゛ドレイン
領域、５９は不純物ブロック用酸化膜、６０は層間絶縁
膜、６１はソース配線、６２はゲート配線、６３ばドレ
イン配線を示す。

図示のように従来構造においては、チャネル形成部ｃｈ
とドレイン領域５８との間に低不純物濃度で高抵抗を有
するオフセント領域５６を配設し、ドレイン近傍の空乏
層の拡がりを増大せしめることによってドレイン耐圧の
向上が図られていた。

しかしこの構造には、以下に示すような問題点が含まれ
ていた。

即ち、 １）より一層の高耐圧化を図るためには、オフセソ］・
領域５６の長さり。Ｆを長くする必要があるため素子面
積が拡大する。

２）１０Ｆを長くすることによりその抵抗値が増大する
ので、増幅ファクタ（β）が減少し、動作速度が低下す
る。

３）Ｉ−ＯＦを長くすることによりコンダクタンスが低
下するので、大電力を駆動するためにオフセント領域の
幅を拡大しなければならず、一層素子面積が拡大する。

４）チャネル領域がリソグラフィ技術の限界で規定され
るゲート電極の幅に整合形成されるので、ショートチャ
ネル化が困難であり、高速化、高β化が図れない。

５）エンハンスメント型であるためオン抵抗が高く、大
電力化、高β化が図り運い。

等である。

そこで上記問題を解決する構造として、発明者は先に特
願昭６１−１１８５０６によって、第５図に示すような
デイフュージョンセルフ７ライン（ＤＳ八）エンハンス
メントゲート及びデプリーションゲートを有するオフセ
ント型の高耐圧半導体装置を提案した。

図中、６４はｐ”−型デプリーション領域、６５はソー
ス領域５７形成前にソース形成領域側にデー１−電極に
整合して不純物を導入し、デプリーション領域６４を所
定の幅Ｗ（チャネル長Ｌｃｈに対応）だけ反転するよう
にドライブイン処理を行って形成したキャリア濃度１０
”　〜１０Ｉ９ｃＡ−”程度のｎ゛型領領域６６は例え
ば０．２〜０．５μｍ程度の幅Ｗ（ＬＣｈ）を有する反
転領域でエンハンスメント型チャネル領域で、その他の
領域は第４図と同符号で示されている。

そしてこの構造においては、ドレイン領域５８とチャネ
ル領域６６との間のオフセント部を、ドレイン領域５８
とゲート間に設けた低濃度を有するオフセント領域５６
と、ゲート下部に設けたより低濃度のデプリーション領
域６４とによって構成せしめ、このデプリーション領域
６４がゲート電圧が印加されない状態で非常に高抵抗を
有することによって、デプリーション領域６４のエンハ
ンスメント型チャネル領域６６との接触部の電位を大幅
に低下せしめ、第４図に示す従来構造よりも高いドレイ
ン耐圧を得ている。

また動作時即ちゲート電圧印加時においては、不純物の
横方向拡散によりチャネル長ＬＣｈに相当するエンハン
スメント領域の幅Ｗが極めて狭く形成されていることと
、デプリーション領域が低抵抗領域になることとによっ
て、オン抵抗は大幅に減少して駆動電流が増大し、Ｉ土
つβも同士Ｊるという効果を生ずる。

〔発明が解決しようとする問題点〕

しかしこの構造において問題になるのは、前記ソース領
域、エンハンスメント領域、デプリーション領域、オフ
セット領域が総てセルフ”メ′ラインで形成できるのに
対し′ζドレイン領域のみがセルファラインで形成でき
ないことのために、素子面積の縮小が充分になし得なか
ったことと、１−レイン領域近傍のオフセット領域とゲ
ート電極との間の絶縁が薄いゲート絶縁膜及び不純物ブ
ロック用絶縁膜のみでなされているために、ゲート電極
とオフセット領域との間に高密度の電界集中が生じ、ド
レイン−ゲート間の耐圧の向」−が充分になし得なかっ
たことである。

〔問題点を解決するための手段〕

上記問題点は、一導電型半導体基体（２）と、該半導体
基体（２）の表面に形成された素子分離用絶縁膜（！Ｊ
ａ）　（９ｂ）と、該素子分離用絶縁膜（９ａ）　（９
ｂ）で画定された領域面に、該素子分離用絶縁膜（９ａ
）　（９ｂ）から離隔し、且つ互いに離間して形成され
た一対の活性領域分離用絶縁膜（１０ａ）　（１０ｂ）
と、一方の側の活性領域分離用絶縁膜（１０ａ）と素子
分離用絶縁膜（９ａ）によって画定された基体面に形成
された反対導電型ソース領域（１５）と、他方の側の活
性領域分離用絶縁膜（１０ｂ）と素子分離用絶縁膜（９
ｂ）によって画定された基体面に形成された反対導電型
ドレイン領域（１Ｇ）と、該ソース領域（１５）側の活
性領域分離用絶縁膜（１０ａ）の下部に、該絶縁膜（１
０ａ）の底面に沿い且つ接して形成され、ソース領域（
１５）と活性領域（１１）との間を連通ずるソース領域
（１５）と同等若しくはそれ以上のキャリア濃度を有す
る反対導電型高濃度領域（７）と、該反対導電型高濃度
領域（７）の下部に該反対導電型高濃度領域（７）の底
面に沿い且つ接して形成された該基体（２）より高キャ
リア濃度の一導電型不純物導入領域（５）と、該ドレイ
ン領域（１６）側の活性領域分離用絶縁膜の（１０ｂ）
下部に、該絶縁膜（１０ｈ）の底面に沿い且つ接して形
成されドレイン領域と活性領域の間を連通ずる該ドレイ
ン領域（１６）より低ギヤリア濃度の第１の反対導電型
低濃度領域（８）と、該第１の反対導電型低濃度領域（
８）と一導電型不純物導入領域（５）との間の活性領域
（１１）表面部に形成された該第１の反対導電型低濃度
領域（８）より低キャリア濃度の第２の反対導電型低濃
度領域（１２）と、該活性領域（１１）上に形成された
ゲート絶縁膜（１３）と、該ゲート絶縁膜（１３）上に
該活性領域分離用絶縁膜（１０ａ）　（１０ｂ）上へ延
在して形成されたゲート電極（１４）とを有してなる本
発明による高耐圧半導体装置、及び 一導電型半導体基体上に、ソース形成領域上と、ドレイ
ン形成領域上と、ソース領域とドレイン領域間にこれら
と離間して設けられる活性領域の形成領域上とをそれぞ
れ個々に覆う第１、第２、第３の耐酸化膜パターンを、
同一のマスクに整合して同時に形成する工程と、該第１
の耐酸化膜パターンと第３の耐酸化膜パターンの間隙部
に整合して選択的に不純物を導入して、該間隙部の基体
面に該基体より高不純物濃度を有し且つソース・ドレイ
ン領域より低不純物濃度を有する一導電型不純物導入領
域を形成する工程と、第１の耐酸化膜パターンと第３の
耐酸化膜パターンの間隙部に整合して該一導電型高濃度
領域の表面部に選択的に、ソース・ドレイン領域と同等
若しくはそれ以上の濃度に反対導電型不純物を導入する
工程と、第３の耐酸化膜パターンと第２の耐酸化膜パタ
ーンの間隙部に整合して該間隙部の基体面に選択的に、
該基体より高濃度で且つソース・ドレイン領域より低濃
度に反対導電型不純物を導入する工程と、該第１、第２
、第３の耐酸化膜パターンをマスクにして選択酸化によ
り第１、第２の耐酸化膜パターンの外側に素子分離用酸
化膜を、また第１、第２、第３の耐酸化膜パターンの間
隙部に活性領域分離用酸化膜を形成し、且つ該導入不純
物を活性化して、ソース領域側の活性領域分離用酸化膜
の下部に、該分離用酸化膜の底面に沿い且つ接する反対
導電型高濃度領域及び該反対導電型高濃度領域の底面に
沿い且つ接する一導電型不純物導入領域を、またドレイ
ン領域側の活性領域分離用酸化膜の下部に該分離用酸化
膜の底面に沿いＪｌつ接する第１の低濃度反対導電型領
域をそれぞれ形成する工程と、活性領域形成面に、第１
の低濃度反対導電型領域よりも低濃度で、且つ該領域の
基体面を反転する濃度に反対導電型不純物を導入する工
程と、該活性領域上にゲート絶縁膜を形成し、該ゲート
絶縁膜−１１から活性領域分離用酸化膜１ニへ延在する
ゲート電極を形成する工程と、素子分離用酸化膜と活性
領域分離用酸化膜の間隙部に整合して不純物を導入し反
対導電型のソース領域及びトレイン領域を形成する一Ｌ
程とを３む本発明による高耐圧半導体装置の製造方法に
よって解決される。

〔作　用〕

即ち本発明に係るＩ）　ＳＡエンハンスメントゲート及
びデブリー：’ｙ’　、ＩＪンｙ−１・をイ］するオフ
セット構造のＭＴＳ型高耐高耐圧半導体装置いては、ゲ
ート下部の活性領域とソース領域及びドレイン領域との
間を、素子分離用絶縁膜と同時形成になる厚い絶縁膜に
よって分離画定する構造とすることによって、該活性領
域分離用絶縁膜及び該絶縁膜の形成工程を介してソース
領域、エンハンスメントチャネル領域、デプリーション
領域、オフセン１−領域、及びドレイン配線の総てがセ
ルファラインで形成できるようにして素子の高集積化が
図られ、且つオフセット領域を活性領域分離用絶縁膜の
下部に配設してオフセット領域とゲート電極との間に」
二記厚い活性領域分離用絶縁膜を介在せしめ、これによ
って電界集中を緩和してドレイン−ゲ−１・間の耐圧を
向−卜せしめられる。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第１図は本発明に係る高耐圧半導体装置の構造の−・実
施例を示す模式側断面図、第２図は同実施例におけるソ
ース−ドレイン間の不純物濃度プロファイル図、第３図
４８１〜（ｈｌはその製造方法の一実施例を示す工程断
面図である。

全図を通じ同一・対象物は同一・符合で示す。

本発明に係る構造の一実施例を示す第１図において、１
はｐ−型シリコン基板（ρ−３ｕｈ）、２は〜導電型基
体であるキャリア濃度Ｉ　Ｑ　Ｉ　Ｓ　ｃｍ　−３程度
のｎ−型ウェル、５はエンハンスメントチャネルを形成
するキャリア濃度１０１Ｉｌｃ１３程度、深さ０．５〜
Ｉμｍ程度のｎ゛型領領域６はｎ型チャネルストッパ、
７はキャリア濃度１０２０ｃｆｆｌ−３若しくはそれ以
上、深さ０．３〜０．５μｍ程度のｐ“型ソース延在領
域、８はキャリア濃度１０１７ｃｍ−３程度、深さ０．
１〜０．３μｍ程度のｐ−型オフセン１−領域、９ａ及
び９ｂは厚さ０．５〜０．６μｍ程度の素子分離用酸化
膜、１０ａ及び１０ｂは厚さ０．５〜０．６μｍ程度の
活性領域分離用酸化膜、１１は活性領域、１２はキャリ
ア濃度　Ｉ　Ｑ　”　ｃｍ　−３，深さ０．１〜０．２
μｍ程度のｐ−型デプリーション領域、Ｉ３はゲート酸
化膜、１４は多結晶Ｓｉ等よりなるゲート電極、１５は
キャリア濃度１　Ｑ　２０　ｃｍ−３，深さ０．３〜０
．５　μｍ程度のｐ゛゛ソース領域、１６はキャリア濃
度１０２０口″３．深さ０．３〜０．５　μｍ程度のｐ
゛型トドレイン領域１７は厚さ０゜１μｍ程度の不純物
ブロック用酸化膜、１８は燐珪酸ガラス（ＰＳＧ）層間
絶縁膜、１９はアルミニウム等よりなるゲート配線、２
０は同じくソース配線、２１は同じくドレイン配線、２
２はエンハンスメントチャネル領域を示す。

この実施例に示すように本発明に係るｐチャネル型の高
耐圧半導体装置においては、ゲート下部の活性領域１１
とｐ°型ソース領域１５及びｐ゛゛ドレイン領域１６と
の間に、素子分離用酸化膜（絶縁膜）　９ａ及び９ｂと
同時形成になる厚い活性領域分離用酸化膜（絶縁膜）１
０ａ及び１０ｂが設けられ、ソース領域１５と活性領域
１１とを導通せしめるためにソース側の活性領域分離用
酸化膜１０ａの下部に、直列抵抗の低い高キャリア濃度
のｐ゛゛ソース延在領域７が、該酸化膜１０ａの底面に
接して配設される。そしてその下部には、上記ソース延
在領域７に沿い且つ接して該ソース延在領域７とディフ
ュージョンセルファラインによって、チャネル長Ｌ（ｈ
となる幅が規定されるエンハンスメント型のｎ゛型領領
域５配設される。

またドレイン領域１６例の活性領域分離用酸化膜１０ｂ
の下部に、ドレイン領域１６と活性領域ｌ］との導通領
域を兼ねてｐ−型オフセソト領域８が設げられ、活性領
域ｌｌ内の該オフセソＨＪ域８の端部と前記ｎ゛型領領
域の端部との間が該活性領域の表面部に形成されたｐ−
型デプリージョン領域１２によって連通せしめられた構
造を有する。

第２図は参考のために、上記実施例における各領域のキ
ャリア濃度を概略図示したソース−ドレイン間の不純物
濃度プロファイル図で、図中、Ｎｃはキャリア濃度、ｌ
−５ｏはソース領域からドレイン領域に向かう距離を示
す。

上記本発明に係る高耐圧半導体装置は、例えば以下に第
３図ｆａｔ〜ｆｈｌ及び第１図を参照して説明する製造
方法によって形成される。

第３図ｆａ＋参照 即ち先ず、例えば５０Ωｃｍ程度の比抵抗を有するｐ−
型シリコン基板（ｐ−５ｕｂ）　１面に通常の方法によ
り薄い緩衝用の熱酸化膜即ち下地酸化膜３を形成し、次
いで該下地酸化膜３上に化学気相成長（ＣＶｌｌ）法に
より耐酸化膜である窒化シリコン（Ｓｉ：ＩＮ、）膜を
形成し、１枚のマスクを用いる通常のりソグラフィ手段
によりパターンニングを行って、ソース領域が形成され
る領域上を覆う第１の５ｉＪ４膜パターン４ａとドレイ
ン領域が形成される領域上を覆う第２の５ｉＪａ膜パタ
ーン４ｂ及びソース領域とドレイン領域との間にこれら
と離間して設けられる活性領域が形成される領域上を覆
う第３のＳｉ３Ｎ４膜バクーン４ｃを形成する。

次いでｎ型不純物を前記Ｓｉ：ＩＮ、膜４ａ、４ｂ、４
ｃ及び下地酸化膜３を貫く注入エネルギーにより選択的
に導入し、熱処理を施して、１０　”　ｃ＋ｎ　−３程
度のキャリア濃度を有するｎ−型ウェル２を形成する。

第３図（ｂｌ参照 次いで該基板上に第１のＳｉ３Ｎ４膜パターン４ａと第
３のＳｉ３Ｎ４膜パターン４ｃとの間隙部を選択的に表
出する開孔を有する第１のレジストマスクＲＭ。

を形成し、該レジストマスクＲＭ、の開孔及び」二記Ｓ
ｉ＋Ｎａ膜パターン４ａと４０との間隙部を介して基体
１面に例えば燐（Ｐ’）をイオン注入し、レジストマス
クＲＭ、を除去した後、例えば１０００℃６０分程度の
ドライビング処理を行って、キャリア濃度ＩＱ１１Ｉｃ
ｍ　−’、深さ０．５〜１μｍ程度のｎ゛型領領域５形
成する。このｎ゛型領領域５後に基体表面部においてエ
ンハンスメントヂヤネルを構成する。

なお、上記ｎ゛型領領域の深さは、後の工程で形成され
るソース延在領域の深さとの差が所要のチャネル長にな
るように制御される。

第３図（Ｃ）参照 次いで図示しないレジストマスクを用い該ウェル１面に
選択的にｎ型チャネルストッパ用のＰ＋注入領域１０６
を形成した後、次いで該基板上に、第１のレジストマス
クＲＭ＋　と同様の開孔を有する第２のレジストマスク
ＲＭ、を形成し、該第２のレジストマスクＲＭ、の開孔
及びＳｉ３Ｎ４膜パターン４ａと４ｃとの間隙部を介し
て、ｎゝ型領領域５面高濃度に硼素（Ｂ゛）をイオン注
入する（１０７４；ｔ：　ｎ”高濃度注入領域）。この
注入量は活性化再分布後のキャリア濃度がソース領域と
同等若しくはそれ以上の値になるように調節される。

なお、チャネルストッパ用のＰ１注入と、上記Ｂ゛の高
濃度注入とは何れが先であってもよい。

第３図（ｄ＋参照 レジストマスクＲＭｚを除去した後、次いで該基板上に
５ｉＪ４膜パターン４ｃとＳｉ３Ｎ４膜パターン４ｂと
の間隙部を選択的に表出する開孔を有する第３のレジス
トマスクＲＭ３を形成し、該レジストマスクＲＭ、の開
孔及び上記５ｉｓＮ４膜パターン４ｃと４ｂとの間隙部
を介し基体１面にＢ゛を活性化再分布の時点で１０′６
〜１０′７印−３程度のキャリア濃度が得られるような
注入量でイオン注入する。なお、１０８は活性化再分布
後オフセット領域となるＢ゛注大領域である。

なお、このオフセント用Ｂ゛注入領域１０８は、図示し
ない基板側のチャネルストッパ用Ｂ゛注大領域と同時に
形成しても良い。

第３図ｔｅ＋参照 次いでＳｉ：＋Ｎｎ膜パターン４ａ、４ｂ、４Ｃをマス
クにし９００℃程度で行う通常の選択酸化処理により、
該基体１面に素子分離用酸化膜９ａ、９ｂ及び活性領域
分離用酸化膜１０ａ　−１０ｂを形成する。これと同時
に活性領域分離用酸化膜１０ａの下部のｎ゛高濃度注入
領域ＩＱＴを活性化再分布させてキャリア濃度Ｉ　Ｑ　
２’　ｃｍ　−’、深さ０．３〜０．５　μｍ程度のｐ
＋型ソース延在領域７、と該ｐ゛゛ソース延在領域７を
包囲する幅０．５〜１１１ｍ程度のｎ゛型領領域５形成
し、また活性領域分離用酸化膜１０１）及び素子分離用
酸化膜９ｈの下部のｎ゛゛入領域１０８を活性化再分布
サセテ、キャリア濃度１０１ｂ〜１０Ｉ７ｃｎ＋−’、
深さ０．１〜０８３μｍ程度の　ｐ−型オフセント領域
８を形成する。この際ｎ型チャネルスト・ツバ（ｉも同
時に形成される。

なおここで、素子分離用酸化膜９ｂの下部のｐ−型オフ
セソＤＪ域８は、耐圧を確保するためｎ型チャネルスト
ッパ６とは離して形成されねばならない。

第３図（「）参照 次いで、５ｉＪｎ膜パターン４ａ、４ｂ、　４ｃ及び下
地酸化膜３を除去した後、ゲート酸化膜１３を形成し、
該基板上に活性領域分離用酸化膜１０ａ　、１０ｂ間の
間隙部即ち活性領域１１を表出する開孔を有する第４の
レジストマスクＲＭ４を形成し、該レジストマスクＲ）
１４の開孔から選択的にＲ゛を低濃度にイオン注入し、
レジストマスクＲＭ４を除去し、所要の活性化熱処理を
行って、前記ｎ゛型領領域と　ｐ−型オフセッｌｆＪ域
８の間の活性領域面にキャリア濃度１０１６ｃｍ−３、
深さ０．１〜０．２　ｐｍ程度の　ｐ−型デプリーショ
ン領域１２を形成する。

第３図（沿参照 次いで通常の方法により該ゲート酸化膜１３を有する活
性領域１１上から活性領域分離用酸化！ｌ！ｔｏａ、１
０ｂ上へ延在する例えば多結晶Ｓｉゲート電極１４を形
成する。

第３図（ｈｌ参照 次いでゲート電極１４及び活性領域分離用酸化膜１０ａ
、１０ｂ、素子分離用酸化膜９ａ、９ｂをマスクにして
Ｂ゛を高濃度にイオン注入し、所要の活性化処理を行っ
てｐ゛゛ソース領域１５及びｐ″型トドレイン領域１６
形成する。

第１図参照 次いでソース、ドレイン領域１５．１６」二の酸化膜（
ゲート酸化膜１３と同じもの）を除去した後、通常通り
熱酸化法等によりグー；−電極１４の表面及びソース、
ドレイン領域１５．１６の表面に不純物ブロック用酸化
膜１７を形成し、該基板上にＣＶＯ法によりＰＳＧ層間
絶縁膜１８を形成し、該ｐｓｃ層間絶縁膜１８及び不純
物ブロック用酸化膜１７にゲート電極１４、ソース領域
１５、ドレイン領域１６にたいするコンタクト窓を形成
し、該ＰＳＧ層間絶縁膜１８上に前記コンタクト窓にお
いてそれぞれの領域に接続するアルミニウム等のゲート
配線１９、ソース配線２０、ドレイン配′ｆａ２１等を
形成し、以後図示しないカバー絶縁膜の形成等がなされ
て本発明に係るｐチャネル型高耐圧半導体装置が完成す
る。

以上の実施例に示すｐチャネル型高耐圧半導体装置にお
いては、ドレイン領域１６とエンハンスメントチャネル
領域２２との間のオフセット部が、ドレイン領域１６と
ゲート間に配設されるオフセント領域８と、ゲート下部
に設けたデプリーション領域１２とによって構成され、
このデプリーション領域１２がグーＩ・電圧が印加され
ない状態で非常に高抵抗を有することによって、デプリ
ーション領域１２のエンハンスメントチャネル領域２２
との接触部の電位を大幅に低下せしめて高いドレイン耐
圧が得られる。

また動作時、即ちゲート電圧印加時において、ＤＳＡ方
式によるチャネル長Ｉ−ｃｈに相当するｎ゛型領領域５
（エンハンスメンＨ１域）の幅が極めて狭く形成し得る
ことと、デプリーション領域が低抵抗領域として機能す
ることとによって、オン抵抗は大幅に減少して動作速度
及び駆動電流が増大する。

そして上記以外に、ソース領域１５及びドレイン領域１
６とゲート下部の活性領域１１とを厚い絶縁膜９ａ、９
ｂで分離したことによって、上記製造方法の説明から明
らかなように、活性領域分離用酸化膜９ａ、９ｂ及びそ
の形成工程を介してソース領域１５、ソース延在領域７
、エンハンスメントチャネル領域２２、デプリーション
領域１２、オフセット領域８、及びドレイン領域１６が
総てセルファラインで形成されるので、ドレイン領域１
６とオフセント領域８との位置合わせ余裕は必要なくな
り、トレイン領域がセルファラインで形成できなかった
従来構造に比べて、素子の集積度を向」二せしめること
が出来る。

また、オフセット領域８が活性領域分離用酸化膜９ｂの
下部に配設されので、該オフセット領域８とゲート電極
１４との間には０．５〜０．６μｍ程度の厚い酸化膜が
介在する形になり、その間の電界密度は緩和されてドレ
イン領域−１・間耐圧は大幅に向トする。

なお実施例においては本発明の構造及び製造方法をｎ型
基板を使用したｎ型不純物ウェル内に形成したｐチャネ
ル型の素子について説明したが、該素子はｎ型基板に直
接形成してもよい。

また本発明はｎチャネル型素子、ＣＭ　ＯＳ素子にも勿
論適用される。

〔発明の効果〕

以上説明のように本発明によれば、高速、高電流駆動能
力、高増幅ファクタを有し、且つ高いドレイン−ゲ−１
・間耐圧を有するＭｉｓ型の高耐圧半導体装置を、オー
ルセルファラインにより、高集積度に形成することが可
能になるという効果を生ずる。

【図面の簡単な説明】

第１図は本発明の構造の一実施例の模式側断面図、 第２図は実施例におけるソース−ドレイン間キャリア濃
度プロファイル図、 第３図（ａｌ〜＋ｈ＋は本発明に係る製造方法の一実施
例の工程断面図、 第４図は従来のＭｉｓ型高耐高耐圧半導体装置式側断面
図、 第５図は従来のＤＳＡエンハンスメントゲート・デプリ
ーションゲート型ＭｒＳ高耐圧半導体装置 置の模式側断面図である。 図において、 ■はｐ一型シリコン基板（ｐ−　ｓｕｂ）、２はｎ−型
ウェル、 ３は緩衝用熱酸化膜、 ４ａ、４ｂ，　４ｃはＳｉ．Ｎ．膜パターン、５はｎ゛
型領領域 ６はｎ型チャネルストソバ、 ７はｐ゛゛ソース延在領域、 ８はｐ一型オフセソ１・領域、 ９ａ及び９ｂは素子分離用酸化、 １０ａ及び１０ｂは活性領域分離用酸化膜、１１は活性
領域、 １２はｐ−型デプリーション領域、 ｌ３はゲート酸化膜、 ｌ４はゲート電極、 １５はｐ９型ソース領域、 １６はｐ゛型トドレイン領域 ２２はエンハンスメントチャネル領域 を示す。 時開口ＲＧ３−３８２ＧＯ（１０） 乙ａ

Claims (1)

1. 【特許請求の範囲】 １、一導電型半導体基体（２）と、 該半導体基体（２）の表面に形成された素子分離用絶縁
   膜（９ａ）（９ｂ）と、 該素子分離用絶縁膜（９ａ）（９ｂ）で画定された領域
   面に、該素子分離用絶縁膜（９ａ）（９ｂ）から離隔し
   、且つ互いに離間して形成された一対の活性領域分離用
   絶縁膜（１０ａ）（１０ｂ）と、 一方の側の活性領域分離用絶縁膜（１０ａ）と素子分離
   用絶縁膜（９ａ）によって画定された基体面に形成され
   た反対導電型ソース領域（１５）と、他方の側の活性領
   域分離用絶縁膜（１０ｂ）と素子分離用絶縁膜（９ｂ）
   によって画定された基体面に形成された反対導電型ドレ
   イン領域（１６）と、該ソース領域（１５）側の活性領
   域分離用絶縁膜（１０ａ）の下部に、該絶縁膜（１０ａ
   ）の底面に沿い且つ接して形成され、ソース領域（１５
   ）と活性領域（１１）との間を連通するソース領域（１
   ５）と同等若しくはそれ以上のキャリア濃度を有する反
   対導電型高濃度領域（７）と、 該反対導電型高濃度領域（７）の下部に該反対導電型高
   濃度領域（７）の底面に沿い且つ接して形成された該基
   体（２）より高キャリア濃度の一導電型不純物導入領域
   （５）と、 該ドレイン領域（１６）側の活性領域分離用絶縁膜の（
   １０ｂ）下部に、該絶縁膜（１０ｂ）の底面に沿い且つ
   接して形成されドレイン領域と活性領域の間を連通する
   該ドレイン領域（１６）より低キャリア濃度の第１の反
   対導電型低濃度領域（８）と、 該第１の反対導電型低濃度領域（８）と一導電型不純物
   導入領域（５）との間の活性領域（１１）表面部に形成
   された該第１の反対導電型低濃度領域（８）より低キャ
   リア濃度の第２の反対導電型低濃度領域（１２）と、 該活性領域（１１）上に形成されたゲート絶縁膜（１３
   ）と、 該ゲート絶縁膜（１３）上に該活性領域分離用絶縁膜（
   １０ａ）（１０ｂ）上へ延在して形成されたゲート電極
   （１４）とを有してなることを特徴とする高耐圧半導体
   装置。 ２、一導電型半導体基体上に、ソース形成領域上と、ド
   レイン形成領域上と、ソース領域とドレイン領域間にこ
   れらと離間して設けられる活性領域の形成領域上とをそ
   れぞれ個々に覆う第１、第２、第３の耐酸化膜パターン
   を、同一のマスクに整合して同時に形成する工程と、 該第１の耐酸化膜パターンと第３の耐酸化膜パターンの
   間隙部に整合して選択的に不純物を導入して、該間隙部
   の基体面に該基体より高キャリア濃度を有し且つソース
   ・ドレイン領域より低キャリア濃度を有する一導電型不
   純物導入領域を形成する工程と、 第１の耐酸化膜パターンと第３の耐酸化膜パターンの間
   隙部に整合して該一導電型高濃度領域の表面部に選択的
   に、ソース・ドレイン領域と同等若しくはそれ以上の濃
   度に反対導電型不純物を導入する工程と、 第３の耐酸化膜パターンと第２の耐酸化膜パターンの間
   隙部に整合して該間隙部の基体面に選択的に、該基体よ
   り高濃度で且つソース・ドレイン領域より低濃度に反対
   導電型不純物を導入する工程と、 該第１、第２、第３の耐酸化膜パターンをマスクにして
   選択酸化により第１、第２の耐酸化膜パターンの外側に
   素子分離用酸化膜を、また第１、第２、第３の耐酸化膜
   パターンの間隙部に活性領域分離用酸化膜を形成し、且
   つ該導入不純物を活性化して、ソース領域側の活性領域
   分離用酸化膜の下部に、該分離用酸化膜の底面に沿い且
   つ接する反対導電型高濃度領域及び該反対導電型高濃度
   領域の底面に沿い且つ接する一導電型不純物導入領域を
   、またドレイン領域側の活性領域分離用酸化膜の下部に
   該分離用酸化膜の底面に沿い且つ接する第１の低濃度反
   対導電型領域をそれぞれ形成する工程と、 活性領域形成面に、第１の低濃度反対導電型領域よりも
   低濃度で、且つ該領域の基体面を反転する濃度に反対導
   電型不純物を導入する工程と、該活性領域上にゲート絶
   縁膜を形成し、該ゲート絶縁膜上から活性領域分離用酸
   化膜上へ延在するゲート電極を形成する工程と、 素子分離用酸化膜と活性領域分離用酸化膜の間隙部に整
   合して不純物を導入し反対導電型のソース領域及びドレ
   イン領域を形成する工程とを含むことを特徴とする高耐
   圧半導体装置の製造方法。