JPH06112218A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06112218A JPH06112218A JP2404790A JP40479090A JPH06112218A JP H06112218 A JPH06112218 A JP H06112218A JP 2404790 A JP2404790 A JP 2404790A JP 40479090 A JP40479090 A JP 40479090A JP H06112218 A JPH06112218 A JP H06112218A
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Abstract
(57)【要約】
【目的】本発明は、ＬＤＤ構造の電界効果トランジスタ
において、サイドウォ−ルスペ−サに起因する信頼性の
低下を防止する。 【構成】第１導電型の半導体基板１と、基板１の表面に
所定距離をおいて形成された第２導電型の２つの不純物
拡散層と、これら拡散層間の基板の表面に絶縁膜３を介
して形成されたゲ−ト電極５を有する半導体装置におい
て、前記不純物拡散層は、ゲ−ト電極５と重なり合う部
分を有する高濃度の不純物拡散層１７，１９と、チャネ
ル部領域では拡散層１７，１９より浅く形成され、それ
以外の領域では拡散層１７，１９より深く形成されてい
る低濃度の不純物拡散層９，１１とからなることを特徴
とする。また、高濃度，低濃度の不純物拡散層９，１
１，１７，１９は、ゲ−ト電極５とこのゲ−ト電極５上
に形成されたフォトレジストパタ−ンをマスクとして不
純物イオンを基板１に注入して形成することを特徴とす
る。
において、サイドウォ−ルスペ−サに起因する信頼性の
低下を防止する。 【構成】第１導電型の半導体基板１と、基板１の表面に
所定距離をおいて形成された第２導電型の２つの不純物
拡散層と、これら拡散層間の基板の表面に絶縁膜３を介
して形成されたゲ−ト電極５を有する半導体装置におい
て、前記不純物拡散層は、ゲ−ト電極５と重なり合う部
分を有する高濃度の不純物拡散層１７，１９と、チャネ
ル部領域では拡散層１７，１９より浅く形成され、それ
以外の領域では拡散層１７，１９より深く形成されてい
る低濃度の不純物拡散層９，１１とからなることを特徴
とする。また、高濃度，低濃度の不純物拡散層９，１
１，１７，１９は、ゲ−ト電極５とこのゲ−ト電極５上
に形成されたフォトレジストパタ−ンをマスクとして不
純物イオンを基板１に注入して形成することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ構造を有するＭ
ＩＳ型電界効果トランジスタ及びその製造方法に関す
る。
ＩＳ型電界効果トランジスタ及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、コンピューターや通信機器の重要
部分には、大規模集積回路（ＬＳＩ）が多用されてい
る。ＬＳＩ単体の性能を上げる１つの方法は、ＭＯＳト
ランジスタ等のＬＳＩ基本素子を微細化してＬＳＩの集
積度を高めることである。しかし電源電圧を一定にした
ままスケ−リング則に従い素子を微細化すると種々な問
題が発生して素子の信頼性が低下する。例えば、ＭＩＳ
型電界効果トランジスタの場合には、ドレイン近傍の電
界が増えてホットキャリアが発生する。ホットキャリア
によるトランジスタ特性の劣化対策としてはドレイン近
傍の電界緩和がなされている。ドレイン近傍の電界を緩
和する１つの方法はＬＤＤ（Lightly DopedDrain ）構
造を採用することである。図１２には従来のＬＤＤ構造
のＭＩＳ型電界効果トランジスタの断面図が示されてい
る。
部分には、大規模集積回路（ＬＳＩ）が多用されてい
る。ＬＳＩ単体の性能を上げる１つの方法は、ＭＯＳト
ランジスタ等のＬＳＩ基本素子を微細化してＬＳＩの集
積度を高めることである。しかし電源電圧を一定にした
ままスケ−リング則に従い素子を微細化すると種々な問
題が発生して素子の信頼性が低下する。例えば、ＭＩＳ
型電界効果トランジスタの場合には、ドレイン近傍の電
界が増えてホットキャリアが発生する。ホットキャリア
によるトランジスタ特性の劣化対策としてはドレイン近
傍の電界緩和がなされている。ドレイン近傍の電界を緩
和する１つの方法はＬＤＤ（Lightly DopedDrain ）構
造を採用することである。図１２には従来のＬＤＤ構造
のＭＩＳ型電界効果トランジスタの断面図が示されてい
る。
【０００３】ｐ型の半導体基板１上にはゲ−ト絶縁膜３
を介してゲ−ト電極５が設けられ、このゲ−ト電極５の
側壁にはサイドウォ−ルスペ−サ１３が設けられてい
る。そして、基板１の表面にはゲ−ト電極５に自己整合
的な低濃度のｎ型のソ−ス，ドレイン不純物拡散層９，
１１及びサイドウォ−ルスペ−サ１３に自己整合的な高
濃度のｎ型のソ−ス，ドレイン不純物拡散層１７，１９
が設けられている。図９〜図１１には上述したＬＤＤ構
造のＭＩＳトランジスタの製造工程断面図が示されてい
る。
を介してゲ−ト電極５が設けられ、このゲ−ト電極５の
側壁にはサイドウォ−ルスペ−サ１３が設けられてい
る。そして、基板１の表面にはゲ−ト電極５に自己整合
的な低濃度のｎ型のソ−ス，ドレイン不純物拡散層９，
１１及びサイドウォ−ルスペ−サ１３に自己整合的な高
濃度のｎ型のソ−ス，ドレイン不純物拡散層１７，１９
が設けられている。図９〜図１１には上述したＬＤＤ構
造のＭＩＳトランジスタの製造工程断面図が示されてい
る。
【０００４】これを製造工程に従い説明すると、最初、
図９に示すように、ｐ型の半導体基板１上にゲ−ト絶縁
膜３を形成する。次いでこのゲ−ト絶縁膜３上にゲ−ト
電極５を形成し、この後、ゲ−ト絶縁膜３をマスクとし
て半導体基板１にｎ型の不純物イオン７を注入して低濃
度のｎ型のソ−ス，ドレイン不純物拡散層９，１１を形
成する。
図９に示すように、ｐ型の半導体基板１上にゲ−ト絶縁
膜３を形成する。次いでこのゲ−ト絶縁膜３上にゲ−ト
電極５を形成し、この後、ゲ−ト絶縁膜３をマスクとし
て半導体基板１にｎ型の不純物イオン７を注入して低濃
度のｎ型のソ−ス，ドレイン不純物拡散層９，１１を形
成する。
【０００５】次に、図１０に示すように、基板全面に絶
縁膜を堆積した後、この絶縁膜を異方性エッチングによ
りゲ−ト電極の側壁部のみに残るようにエッチングして
サイドウォ−ルスペ−サ１３を形成する。
縁膜を堆積した後、この絶縁膜を異方性エッチングによ
りゲ−ト電極の側壁部のみに残るようにエッチングして
サイドウォ−ルスペ−サ１３を形成する。
【０００６】最後に、図１１に示すように、ゲ−ト電極
５，サイドウォ−ルスペ−サ１３をマスクとして半導体
基板１にｎ型の不純物イオン１５を注入して高濃度のｎ
型のソ−ス，ドレイン不純物拡散層１７，１９を形成す
る。
５，サイドウォ−ルスペ−サ１３をマスクとして半導体
基板１にｎ型の不純物イオン１５を注入して高濃度のｎ
型のソ−ス，ドレイン不純物拡散層１７，１９を形成す
る。
【０００７】このように製造されたＬＤＤ構造のＭＩＳ
トランジスタでは、低濃度のソ−ス，ドレイン不純物拡
散層９，１１が浅い位置に存在するため、ドレイン不純
物拡散層１１の空乏層のチャネル方向の伸びが抑制され
る。このため、チャネル長が実効的に長くなるのでしき
い値電圧の変動を始めとする短チャネル効果を防止する
ことができる。
トランジスタでは、低濃度のソ−ス，ドレイン不純物拡
散層９，１１が浅い位置に存在するため、ドレイン不純
物拡散層１１の空乏層のチャネル方向の伸びが抑制され
る。このため、チャネル長が実効的に長くなるのでしき
い値電圧の変動を始めとする短チャネル効果を防止する
ことができる。
【０００８】しかしながら、このように製造された従来
のＬＤＤ構造のＭＩＳ型電界効果トランジスタには次の
ような問題があった。即ち、サイドウォ−ルスペ−サ１
３のゲ−ト長方向の幅を所定の寸法に形成するのが難し
く、このため、トランジスタ特性がばらつくという問題
があった。また、サイドウォ−ルスペ−サ１３を形成す
る際の異方性エッチングによりゲ−ト絶縁膜３や半導体
基板１がダメ−ジを受ける。このため、ホットキャリが
ゲ−ト絶縁膜３にトラップされ易くなったり、ゲ−ト絶
縁膜３と半導体基板１との界面に界面準位が発生し易く
なり、トランジスタ特性が変動するとう問題があった。
また、低濃度のソ−ス，ドレイン不純物拡散層９，１１
が存在するため、ソ−ス，ドレイン全体の抵抗が通常の
ＭＩＳトランジスタのそれより高くなる。そして、低濃
度のソ−ス，ドレイン不純物拡散層９，１１が高濃度の
ソ−ス，ドレイン不純物拡散層１７，１９により深く形
成されると、これら不純物拡散層１７，１９の間が狭く
なるので低濃度のドレイン１１不純物拡散層の空乏層が
低濃度のソ−ス９の空乏層まで容易に広がりパンチスル
ーが生じ易くなる。逆に、高濃度のソ−ス，ドレイン不
純物拡散層１７，１９低濃度のソ−ス，ドレイン不純物
拡散層９，１１により深く形成されると、高濃度のソ−
ス，ドレイン不純物拡散層１７，１９と基板１との接合
容量が増大し、トランジスタ特性が低下する。
のＬＤＤ構造のＭＩＳ型電界効果トランジスタには次の
ような問題があった。即ち、サイドウォ−ルスペ−サ１
３のゲ−ト長方向の幅を所定の寸法に形成するのが難し
く、このため、トランジスタ特性がばらつくという問題
があった。また、サイドウォ−ルスペ−サ１３を形成す
る際の異方性エッチングによりゲ−ト絶縁膜３や半導体
基板１がダメ−ジを受ける。このため、ホットキャリが
ゲ−ト絶縁膜３にトラップされ易くなったり、ゲ−ト絶
縁膜３と半導体基板１との界面に界面準位が発生し易く
なり、トランジスタ特性が変動するとう問題があった。
また、低濃度のソ−ス，ドレイン不純物拡散層９，１１
が存在するため、ソ−ス，ドレイン全体の抵抗が通常の
ＭＩＳトランジスタのそれより高くなる。そして、低濃
度のソ−ス，ドレイン不純物拡散層９，１１が高濃度の
ソ−ス，ドレイン不純物拡散層１７，１９により深く形
成されると、これら不純物拡散層１７，１９の間が狭く
なるので低濃度のドレイン１１不純物拡散層の空乏層が
低濃度のソ−ス９の空乏層まで容易に広がりパンチスル
ーが生じ易くなる。逆に、高濃度のソ−ス，ドレイン不
純物拡散層１７，１９低濃度のソ−ス，ドレイン不純物
拡散層９，１１により深く形成されると、高濃度のソ−
ス，ドレイン不純物拡散層１７，１９と基板１との接合
容量が増大し、トランジスタ特性が低下する。
【０００９】
【発明が解決しようとする課題】上述の如く従来のＬＤ
Ｄ構造のＭＩＳ型電界効果トランジスタでは、低濃度及
び高濃度の不純物拡散層を形成するためにゲ−ト電極の
側壁に絶縁膜（サイドウォ−ルスペ−サ）を形成する必
要があった。このため、サイドウォ−ルスペ−サを形成
する際のエッチング工程により、基板やゲ−ト絶縁膜が
ダメ−ジを受けトランジスタ特性が変動するという問題
があった。また、低濃度の不純物拡散層が原因して負荷
駆動能力が低下したり、低濃度の不純物拡散層と高濃度
の不純物拡散層との深度関係により、パンチスルーが起
き易くなったり、接合容量が増加するという問題があっ
た。
Ｄ構造のＭＩＳ型電界効果トランジスタでは、低濃度及
び高濃度の不純物拡散層を形成するためにゲ−ト電極の
側壁に絶縁膜（サイドウォ−ルスペ−サ）を形成する必
要があった。このため、サイドウォ−ルスペ−サを形成
する際のエッチング工程により、基板やゲ−ト絶縁膜が
ダメ−ジを受けトランジスタ特性が変動するという問題
があった。また、低濃度の不純物拡散層が原因して負荷
駆動能力が低下したり、低濃度の不純物拡散層と高濃度
の不純物拡散層との深度関係により、パンチスルーが起
き易くなったり、接合容量が増加するという問題があっ
た。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところはパンチスルーの発生や接
合容量の増加などを防止したＬＤＤ構造を有する信頼性
の高い半導体装置を提供することにある。
ので、その目的とするところはパンチスルーの発生や接
合容量の増加などを防止したＬＤＤ構造を有する信頼性
の高い半導体装置を提供することにある。
【００１１】また、本発明の他の目的は、不純物拡散層
の形成工程に起因するトランジスタ特性の変動を防止し
たＬＤＤ構造を有する信頼性の高い半導体装置の製造方
法を提供することにある。
の形成工程に起因するトランジスタ特性の変動を防止し
たＬＤＤ構造を有する信頼性の高い半導体装置の製造方
法を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、第１導電型の半導体基板
と、この半導体基板の表面に所定距離をおいて形成され
た第２導電型の２つの不純物拡散層と、これら２つの不
純物拡散層間の前記半導体基板の表面に絶縁膜を介して
形成されたゲ−ト電極を有する半導体装置において、ゲ
−ト電極と重なり合う部分を有する高濃度の不純物拡散
層と、チャネル部領域では前記高濃度の不純物拡散層よ
り浅く形成され、それ以外の領域では前記高濃度の不純
物拡散層より深く形成されている低濃度の不純物拡散層
とを有することを特徴とするなお、前記高濃度の不純物
拡散層は、前記低濃度の不純物拡散層により内包されて
いることが望ましい。
めに、本発明の半導体装置は、第１導電型の半導体基板
と、この半導体基板の表面に所定距離をおいて形成され
た第２導電型の２つの不純物拡散層と、これら２つの不
純物拡散層間の前記半導体基板の表面に絶縁膜を介して
形成されたゲ−ト電極を有する半導体装置において、ゲ
−ト電極と重なり合う部分を有する高濃度の不純物拡散
層と、チャネル部領域では前記高濃度の不純物拡散層よ
り浅く形成され、それ以外の領域では前記高濃度の不純
物拡散層より深く形成されている低濃度の不純物拡散層
とを有することを特徴とするなお、前記高濃度の不純物
拡散層は、前記低濃度の不純物拡散層により内包されて
いることが望ましい。
【００１３】また、本発明の半導体装置の製造方法は、
所定の素子形成加工が施された第１導電型の半導体基板
上に絶縁膜を形成する工程と、前記絶縁膜上にゲ−ト電
極材料を堆積する工程と、前記ゲ−ト電極材料上にフォ
トレジストパタ−ンを形成し、このフォトレジストパタ
−ンをマスクとして前記ゲ−ト電極材料をエッチングし
てゲ−ト電極を形成する工程と、前記フォトレジストパ
タ−ンをゲ−ト長方向に狭小化する工程と、ゲ−ト長方
向に狭小化された前記フォトレジストパタ−ンと前記ゲ
−ト電極とをマスクとして第２導電型の不純物イオンを
前記半導体基板に注入して低濃度の不純物拡散層を形成
する工程と、前記フォトレジストパタ−ンを除去して前
記ゲ−ト電極をマスクとして第２導電型の不純物イオン
を前記半導体基板に注入して高濃度の不純物拡散層を形
成する工程とを有することを特徴とする。
所定の素子形成加工が施された第１導電型の半導体基板
上に絶縁膜を形成する工程と、前記絶縁膜上にゲ−ト電
極材料を堆積する工程と、前記ゲ−ト電極材料上にフォ
トレジストパタ−ンを形成し、このフォトレジストパタ
−ンをマスクとして前記ゲ−ト電極材料をエッチングし
てゲ−ト電極を形成する工程と、前記フォトレジストパ
タ−ンをゲ−ト長方向に狭小化する工程と、ゲ−ト長方
向に狭小化された前記フォトレジストパタ−ンと前記ゲ
−ト電極とをマスクとして第２導電型の不純物イオンを
前記半導体基板に注入して低濃度の不純物拡散層を形成
する工程と、前記フォトレジストパタ−ンを除去して前
記ゲ−ト電極をマスクとして第２導電型の不純物イオン
を前記半導体基板に注入して高濃度の不純物拡散層を形
成する工程とを有することを特徴とする。
【００１４】
【作用】本発明の半導体装置によれば、低濃度及び高濃
度の不純物拡散層がゲ−ト電極と重なり合う構成をして
いるので、低濃度の不純物拡散層のみがゲ−ト電極と重
なり合っている従来構成の電界効果トランジスタに比べ
て負荷駆動能力が高くなる。また、低濃度の不純物拡散
層はチャネル部領域では浅く形成されているので空乏層
の広がりが抑制され、パンチスルーが起こり難くなる。
更に、高濃度の不純物拡散層は低濃度の不純物拡散層を
介して基板と接合するので高濃度の不純物拡散層と基板
との間の接合容量が減少する。
度の不純物拡散層がゲ−ト電極と重なり合う構成をして
いるので、低濃度の不純物拡散層のみがゲ−ト電極と重
なり合っている従来構成の電界効果トランジスタに比べ
て負荷駆動能力が高くなる。また、低濃度の不純物拡散
層はチャネル部領域では浅く形成されているので空乏層
の広がりが抑制され、パンチスルーが起こり難くなる。
更に、高濃度の不純物拡散層は低濃度の不純物拡散層を
介して基板と接合するので高濃度の不純物拡散層と基板
との間の接合容量が減少する。
【００１５】本発明の半導体装置の製造方法によれば、
サイドウォ−ルスペ−サをマスクにする代わりに、ゲ−
ト電極，フォトレジストパタ−ンをマスクとして低濃度
及び高濃度の不純物拡散層を形成するので、サイドウォ
−ルスペ−サの形成に起因する種々の問題は生じない。
また、高濃度，低濃度の不純物拡散層の厚さは、不純物
イオンの加速電圧を調節することで容易にを制御でき
る。
サイドウォ−ルスペ−サをマスクにする代わりに、ゲ−
ト電極，フォトレジストパタ−ンをマスクとして低濃度
及び高濃度の不純物拡散層を形成するので、サイドウォ
−ルスペ−サの形成に起因する種々の問題は生じない。
また、高濃度，低濃度の不純物拡散層の厚さは、不純物
イオンの加速電圧を調節することで容易にを制御でき
る。
【００１６】
【実施例】以下、図面を参照しながら実施例を説明す
る。なお、図９〜図１２の従来例と対応する部分には図
９〜図１２と同一符号を付し、詳細な説明は省略する。
図５には本発明の一実施例に係るＬＤＤ構造のＭＩＳ型
電界トランジスタの断面図が示されている。
る。なお、図９〜図１２の従来例と対応する部分には図
９〜図１２と同一符号を付し、詳細な説明は省略する。
図５には本発明の一実施例に係るＬＤＤ構造のＭＩＳ型
電界トランジスタの断面図が示されている。
【００１７】シリコンからなるｐ型の半導体基板１上に
はシリコン酸化膜からなるゲ−ト絶縁膜３が堆積されて
いる。このゲ−ト絶縁膜３上にはｎ+ 多結晶シリコンか
らなるゲ−ト電極５が設けられている。半導体基板１の
表面にはゲ−ト電極５に自己整合的な高濃度のｎ型のソ
−ス，ドレイン不純物拡散層１７，１９が設けられてい
る。これら高濃度の不純物拡散層１７，１９はそれぞれ
低濃度のｎ型のソ−ス，ドレイン不純物拡散層９，１１
で内包されている。これら低濃度の不純物拡散層９，１
１は、チャネル部領域では浅く、それ以外の領域では高
濃度の不純物拡散層１７，１９より深く形成されてい
る。図１〜図４には同ＭＩＳ型電界効果トランジスタの
製造工程断面図が示されている。
はシリコン酸化膜からなるゲ−ト絶縁膜３が堆積されて
いる。このゲ−ト絶縁膜３上にはｎ+ 多結晶シリコンか
らなるゲ−ト電極５が設けられている。半導体基板１の
表面にはゲ−ト電極５に自己整合的な高濃度のｎ型のソ
−ス，ドレイン不純物拡散層１７，１９が設けられてい
る。これら高濃度の不純物拡散層１７，１９はそれぞれ
低濃度のｎ型のソ−ス，ドレイン不純物拡散層９，１１
で内包されている。これら低濃度の不純物拡散層９，１
１は、チャネル部領域では浅く、それ以外の領域では高
濃度の不純物拡散層１７，１９より深く形成されてい
る。図１〜図４には同ＭＩＳ型電界効果トランジスタの
製造工程断面図が示されている。
【００１８】最初、図１に示すように所定の素子形成加
工が施されたシリコンからなるｐ型の半導体基板１上
に、厚さ約２０ｎｍ程度のゲ−ト酸化膜３を形成し、次
いでこのゲ−ト酸化膜３上に厚さ約２００ｎｍ程度のｎ
+ 多結晶シリコン層２を堆積する。
工が施されたシリコンからなるｐ型の半導体基板１上
に、厚さ約２０ｎｍ程度のゲ−ト酸化膜３を形成し、次
いでこのゲ−ト酸化膜３上に厚さ約２００ｎｍ程度のｎ
+ 多結晶シリコン層２を堆積する。
【００１９】次に、図２に示すようにｎ+ 多結晶シリコ
ン層２が堆積された半導体基板１上にフォトレジストパ
タ−ン４を形成し、このフォトレジストパタ−ン４をマ
スクとしてｎ+ 多結晶シリコン層２を厚さ約１．３μｍ
程度の厚さにエッチングしてゲ−ト長が約１．０μｍ程
度のゲ−ト電極５を形成する。
ン層２が堆積された半導体基板１上にフォトレジストパ
タ−ン４を形成し、このフォトレジストパタ−ン４をマ
スクとしてｎ+ 多結晶シリコン層２を厚さ約１．３μｍ
程度の厚さにエッチングしてゲ−ト長が約１．０μｍ程
度のゲ−ト電極５を形成する。
【００２０】次に、図３に示すように圧力５０ｍTorrの
酸素雰囲気中で電力５０Ｗの酸素プラズマによりフォト
レジストパタ−ン４の表面を約２００ｎｍ程度炭化して
所定の横幅（ゲ−ト長方向）のフォトレジストパタ−ン
４ａを形成する。次いでこのフォトレジストパタ−ン４
ａとゲ−ト電極５とをマスクとして、ｎ型の不純物イオ
ン７例えばＰ+ イオンを加速電圧の４５ＫｅＶの条件で
半導体基板１に打ち込み、低濃度のｎ型のソ−ス，ドレ
イン不純物拡散層９，１１を形成する。このとき、低濃
度のｎ型のソ−ス，ドレイン不純物拡散層９，１１は、
マスクの縁部の厚さが中央部のそれより薄いので、フォ
トレジストパタ−ン４ａの縁部下部では浅く形成され
る。
酸素雰囲気中で電力５０Ｗの酸素プラズマによりフォト
レジストパタ−ン４の表面を約２００ｎｍ程度炭化して
所定の横幅（ゲ−ト長方向）のフォトレジストパタ−ン
４ａを形成する。次いでこのフォトレジストパタ−ン４
ａとゲ−ト電極５とをマスクとして、ｎ型の不純物イオ
ン７例えばＰ+ イオンを加速電圧の４５ＫｅＶの条件で
半導体基板１に打ち込み、低濃度のｎ型のソ−ス，ドレ
イン不純物拡散層９，１１を形成する。このとき、低濃
度のｎ型のソ−ス，ドレイン不純物拡散層９，１１は、
マスクの縁部の厚さが中央部のそれより薄いので、フォ
トレジストパタ−ン４ａの縁部下部では浅く形成され
る。
【００２１】次に図４に示すようにフォトレジストパタ
−ン４ａを除去した後、ゲ−ト電極５をマスクとして、
ｎ型不純物イオン１５例えばＡｓ+ イオンを加速電圧の
５０ＫｅＶの条件で半導体基板１に打ち込み、高濃度の
ｎ型のソ−ス，ドレイン不純物拡散層１７，１９を形成
する。
−ン４ａを除去した後、ゲ−ト電極５をマスクとして、
ｎ型不純物イオン１５例えばＡｓ+ イオンを加速電圧の
５０ＫｅＶの条件で半導体基板１に打ち込み、高濃度の
ｎ型のソ−ス，ドレイン不純物拡散層１７，１９を形成
する。
【００２２】最後に、層間絶縁膜を基板１の全面に堆積
し、ソース・ドレイン領域上にコンタクトホールを設
け、ここに電極配線を形成してＬＤＤ構造のＭＩＳ型電
界効果トランジスタが完成する。
し、ソース・ドレイン領域上にコンタクトホールを設
け、ここに電極配線を形成してＬＤＤ構造のＭＩＳ型電
界効果トランジスタが完成する。
【００２３】以上のような製造方法によれば、サイドウ
ォ−ルスペ−サを形成する必要が無く、従来のようにサ
イドウォ−ルスペ−サの寸法ずれに起因するトランジス
タ特性のばらつきは起きない。また、サイドウォ−ルス
ペ−サ形成時の異方性エッチングによる基板１，ゲ−ト
絶縁膜３のダメ−ジもなくなり、ホットキャリアがゲ−
ト絶縁膜３にトラップされ難くなりトランジスタ特性が
劣化するという問題も起こらない。更に、製造工程数も
従来のそれより１工程しか多くないので生産性が低下す
るという不都合は起きない。
ォ−ルスペ−サを形成する必要が無く、従来のようにサ
イドウォ−ルスペ−サの寸法ずれに起因するトランジス
タ特性のばらつきは起きない。また、サイドウォ−ルス
ペ−サ形成時の異方性エッチングによる基板１，ゲ−ト
絶縁膜３のダメ−ジもなくなり、ホットキャリアがゲ−
ト絶縁膜３にトラップされ難くなりトランジスタ特性が
劣化するという問題も起こらない。更に、製造工程数も
従来のそれより１工程しか多くないので生産性が低下す
るという不都合は起きない。
【００２４】また、このように構成されたＬＤＤ構造の
ＭＩＳ型電界効果トランジスタは、サイドウォ−ルスペ
−サが無いのでゲ−ト絶縁膜３に注入されたホットキャ
リアがサイドウォ−ルスペ−サ中に蓄積してトランジス
タ特性が変動するという問題は起きない。また、高濃度
のソ−ス，ドレイン不純物拡散層１７，１９とゲ−ト電
極５とが重なり合う構成をしているので、低濃度のソ−
ス，ドレイン不純物拡散層９，１１による負荷駆動能力
の低下を防止することができる。更に、高濃度のソ−
ス，ドレイン不純物拡散層１７，１９は、それぞれ低濃
度のソ−ス，ドレイン不純物拡散層９，１１により内包
された構成をしているので、高濃度の不純物拡散層１
７，１９と基板との接合容量が大きくなるということが
ない。したがって、接合容量増大によるトランジスタ特
性の低下を防止することができる。また、低濃度のソ−
ス，ドレイン不純物拡散層９，１１は、チャネル部領域
では浅く形成されているのでドレイン不純物拡散層１１
からの空乏層のチャネル方向の広がり小さくなる。その
結果、パンチスルーが従来よりドレイン不純物拡散層１
１側で発生するのでチャネル長が実効的に長くなり短チ
ャネル効果を防止することができる。
ＭＩＳ型電界効果トランジスタは、サイドウォ−ルスペ
−サが無いのでゲ−ト絶縁膜３に注入されたホットキャ
リアがサイドウォ−ルスペ−サ中に蓄積してトランジス
タ特性が変動するという問題は起きない。また、高濃度
のソ−ス，ドレイン不純物拡散層１７，１９とゲ−ト電
極５とが重なり合う構成をしているので、低濃度のソ−
ス，ドレイン不純物拡散層９，１１による負荷駆動能力
の低下を防止することができる。更に、高濃度のソ−
ス，ドレイン不純物拡散層１７，１９は、それぞれ低濃
度のソ−ス，ドレイン不純物拡散層９，１１により内包
された構成をしているので、高濃度の不純物拡散層１
７，１９と基板との接合容量が大きくなるということが
ない。したがって、接合容量増大によるトランジスタ特
性の低下を防止することができる。また、低濃度のソ−
ス，ドレイン不純物拡散層９，１１は、チャネル部領域
では浅く形成されているのでドレイン不純物拡散層１１
からの空乏層のチャネル方向の広がり小さくなる。その
結果、パンチスルーが従来よりドレイン不純物拡散層１
１側で発生するのでチャネル長が実効的に長くなり短チ
ャネル効果を防止することができる。
【００２５】かくして本実施例では、ゲ−ト電極５，レ
ジストパタ−ン４ａをマスクとして低濃度，高濃度の不
純物各層９，１１，１７，１９を選択的に形成するの
で、サイドウォ−ルスペ−サの形成が不要になる。その
結果、サイドウォ−ルスペ−サに起因する製造上、構造
上の問題が無くなりトランジスタ特性の優れた信頼性の
高いＬＤＤ構造のＭＩＳ型電界効果トランジスタを得る
ことができる。図６〜図８には本発明の他の実施例に係
るＬＤＤ構造のＭＩＳ型電界効果トランジスタの製造工
程断面図が示されている。
ジストパタ−ン４ａをマスクとして低濃度，高濃度の不
純物各層９，１１，１７，１９を選択的に形成するの
で、サイドウォ−ルスペ−サの形成が不要になる。その
結果、サイドウォ−ルスペ−サに起因する製造上、構造
上の問題が無くなりトランジスタ特性の優れた信頼性の
高いＬＤＤ構造のＭＩＳ型電界効果トランジスタを得る
ことができる。図６〜図８には本発明の他の実施例に係
るＬＤＤ構造のＭＩＳ型電界効果トランジスタの製造工
程断面図が示されている。
【００２６】これが先に説明した実施例と異なる点は、
高濃度のソ−ス，ドレイン不純物拡散層１７，１９を形
成した後に、低濃度のソ−ス，ドレイン不純物拡散層
９，１１を形成したことにある。
高濃度のソ−ス，ドレイン不純物拡散層１７，１９を形
成した後に、低濃度のソ−ス，ドレイン不純物拡散層
９，１１を形成したことにある。
【００２７】これを製造工程に従い説明すると、最初、
図６に示すようにシリコンからなるｐ型の半導体基板１
上に、厚さ約２０ｎｍのゲ−ト酸化膜３，厚さ約２００
ｎｍのｎ+ 多結晶シリコン層２を順次形成する。
図６に示すようにシリコンからなるｐ型の半導体基板１
上に、厚さ約２０ｎｍのゲ−ト酸化膜３，厚さ約２００
ｎｍのｎ+ 多結晶シリコン層２を順次形成する。
【００２８】次に、図７に示すように基板１の全面にフ
ォトレジストを塗布した後、このフォトレジストをフォ
トリソグラフィを用いてパタ−ニングして厚さ約１．３
μｍ程度のフォトレジストパタ−ン４を形成する。そし
て、このフォトレジストパタ−ン４をマスクにしてｎ+
多結晶シリコン層２をエッチングしてゲ−ト長が約１．
０μｍ程度のゲ−ト電極５を形成する。この後、フォト
レジストパタ−ン４とゲ−ト電極５とをマスクとしてｎ
型の不純物イオン７例えばＡｓ+ イオンを加速電圧５０
ＫｅＶの条件で半導体基板１に打ち込み、ゲ−ト電極５
と自己整合的に高濃度のソ−ス，ドレイン不純物拡散層
１７，１９を形成する。
ォトレジストを塗布した後、このフォトレジストをフォ
トリソグラフィを用いてパタ−ニングして厚さ約１．３
μｍ程度のフォトレジストパタ−ン４を形成する。そし
て、このフォトレジストパタ−ン４をマスクにしてｎ+
多結晶シリコン層２をエッチングしてゲ−ト長が約１．
０μｍ程度のゲ−ト電極５を形成する。この後、フォト
レジストパタ−ン４とゲ−ト電極５とをマスクとしてｎ
型の不純物イオン７例えばＡｓ+ イオンを加速電圧５０
ＫｅＶの条件で半導体基板１に打ち込み、ゲ−ト電極５
と自己整合的に高濃度のソ−ス，ドレイン不純物拡散層
１７，１９を形成する。
【００２９】次に図８に示すように圧力５０ｍTorrの酸
素ガス雰囲気中で電力５０Ｗの酸素プラズマでもってフ
ォトレジストパタ−ン４の表面を２００ｎｍ程度炭化し
て除去することでフォトレジストパタ−ン４ａを形成す
る。この後、フォトレジストパタ−ン４ａとゲ−ト電極
５をマスクとして、ｎ型の不純物イオン１５例えばＰ+
イオンを加速電圧４５ＫｅＶの条件で半導体基板１に注
入し、低濃度のソ−ス，ドレイン不純物拡散層９，１１
を形成する。このとき、これら不純物拡散層９，１１は
先の実施例と同じ理由でチャネル部領域では浅く、それ
以外の領域では高濃度の不純物拡散層１７，１９より深
く形成される。最後にフォトレジストパタ−ン４ａを除
去した後、通常のＭＩＳ型電界効果トランジスタの製造
方法に従い電極配線を形成して完成する。
素ガス雰囲気中で電力５０Ｗの酸素プラズマでもってフ
ォトレジストパタ−ン４の表面を２００ｎｍ程度炭化し
て除去することでフォトレジストパタ−ン４ａを形成す
る。この後、フォトレジストパタ−ン４ａとゲ−ト電極
５をマスクとして、ｎ型の不純物イオン１５例えばＰ+
イオンを加速電圧４５ＫｅＶの条件で半導体基板１に注
入し、低濃度のソ−ス，ドレイン不純物拡散層９，１１
を形成する。このとき、これら不純物拡散層９，１１は
先の実施例と同じ理由でチャネル部領域では浅く、それ
以外の領域では高濃度の不純物拡散層１７，１９より深
く形成される。最後にフォトレジストパタ−ン４ａを除
去した後、通常のＭＩＳ型電界効果トランジスタの製造
方法に従い電極配線を形成して完成する。
【００３０】この場合でも、サイドウォ−ルスペ−サの
代わりに、ゲ−ト電極５，レジストパタ−ン４ａをマス
クとして低濃度，高濃度の不純物各層９，１１，１７，
１９を形成しているので先の実施例と同様な効果が得ら
れる。
代わりに、ゲ−ト電極５，レジストパタ−ン４ａをマス
クとして低濃度，高濃度の不純物各層９，１１，１７，
１９を形成しているので先の実施例と同様な効果が得ら
れる。
【００３１】なお、本発明は上述した実施例に限定され
るものではない。実施例ではｎチャネルのＭＩＳ型電界
効果トランジスタの場合について説明したが、ｐチャネ
ルのＭＩＳ型電界効果トランジスタについても同様な実
施が可能である。また、本実施例では、ゲ−ト絶縁膜と
してシリコン酸化膜を用いたが、シリコン窒化膜等の他
のゲ−ト絶縁膜を用いても良い。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施できる。
るものではない。実施例ではｎチャネルのＭＩＳ型電界
効果トランジスタの場合について説明したが、ｐチャネ
ルのＭＩＳ型電界効果トランジスタについても同様な実
施が可能である。また、本実施例では、ゲ−ト絶縁膜と
してシリコン酸化膜を用いたが、シリコン窒化膜等の他
のゲ−ト絶縁膜を用いても良い。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施できる。
【００３２】
【発明の効果】以上述べたように本発明の半導体装置に
よれば、高濃度の不純物拡散層とゲ−ト電極とが重なり
合う構成にしたので負荷駆動能力が向上する。また、低
濃度の不純物拡散層は、チャネル部領域では浅くそれ以
外では高濃度の不純物拡散層より深く形成されているの
でパンチスルーの発生や接合容量の増加などを防止する
ことができ、もって信頼性の高い電界効果トランジスタ
を得ることができる。
よれば、高濃度の不純物拡散層とゲ−ト電極とが重なり
合う構成にしたので負荷駆動能力が向上する。また、低
濃度の不純物拡散層は、チャネル部領域では浅くそれ以
外では高濃度の不純物拡散層より深く形成されているの
でパンチスルーの発生や接合容量の増加などを防止する
ことができ、もって信頼性の高い電界効果トランジスタ
を得ることができる。
【００３３】また、本発明の半導体装置の製造方法によ
れば、ゲ−ト電極，フォトレジストをマスクとして高濃
度及び低濃度の不純物拡散層を形成するので、サイドウ
ォ−ルスペ−サの形成に起因するトランジスタ特性の劣
化が無くなり、信頼性の高い高い電界効果トランジスタ
を得ることができる。
れば、ゲ−ト電極，フォトレジストをマスクとして高濃
度及び低濃度の不純物拡散層を形成するので、サイドウ
ォ−ルスペ−サの形成に起因するトランジスタ特性の劣
化が無くなり、信頼性の高い高い電界効果トランジスタ
を得ることができる。
【図１】本発明の一実施例に係るＬＤＤ構造のＭＩＳ型
電界効果トランジスタの製造工程断面図。
電界効果トランジスタの製造工程断面図。
【図２】本発明の一実施例に係るＬＤＤ構造のＭＩＳ型
電界効果トランジスタの製造工程断面図。
電界効果トランジスタの製造工程断面図。
【図３】本発明の一実施例に係るＬＤＤ構造のＭＩＳ型
電界効果トランジスタの製造工程断面図。
電界効果トランジスタの製造工程断面図。
【図４】本発明の一実施例に係るＬＤＤ構造のＭＩＳ型
電界効果トランジスタの製造工程断面図。
電界効果トランジスタの製造工程断面図。
【図５】本発明の一実施例に係るＬＤＤ構造のＭＩＳ型
電界効果トランジスタの断面図。
電界効果トランジスタの断面図。
【図６】本発明の他の実施例に係るＬＤＤ構造のＭＩＳ
型電界効果トランジスタの製造工程断面図。
型電界効果トランジスタの製造工程断面図。
【図７】本発明の他の実施例に係るＬＤＤ構造のＭＩＳ
型電界効果トランジスタの製造工程断面図。
型電界効果トランジスタの製造工程断面図。
【図８】本発明の他の実施例に係るＬＤＤ構造のＭＩＳ
型電界効果トランジスタの製造工程断面図。
型電界効果トランジスタの製造工程断面図。
【図９】従来のＬＤＤ構造のＭＩＳ型電界効果トランジ
スタの製造工程断面図。
スタの製造工程断面図。
【図１０】従来のＬＤＤ構造のＭＩＳ型電界効果トラン
ジスタの製造工程断面図。
ジスタの製造工程断面図。
【図１１】従来のＬＤＤ構造のＭＩＳ型電界効果トラン
ジスタの製造工程断面図。
ジスタの製造工程断面図。
【図１２】従来のＬＤＤ構造のＭＩＳトランジスタの断
面図。
面図。
１…半導体基板、２…ｎ+ 多結晶シリコン層，３…ゲ−
ト絶縁膜、４，４ａ…フォトレジストパタ−ン、５…ゲ
−ト電極、７…不純物イオン、９…低濃度のソ−ス不純
物拡散層、１１…低濃度のドレイン不純物拡散層、１３
…サイドウォ−ルスペ−サ、１５…不純物イオン、１７
…高濃度のソ−ス不純物拡散層、１９…高濃度のドレイ
ン不純物拡散層。
ト絶縁膜、４，４ａ…フォトレジストパタ−ン、５…ゲ
−ト電極、７…不純物イオン、９…低濃度のソ−ス不純
物拡散層、１１…低濃度のドレイン不純物拡散層、１３
…サイドウォ−ルスペ−サ、１５…不純物イオン、１７
…高濃度のソ−ス不純物拡散層、１９…高濃度のドレイ
ン不純物拡散層。
Claims (2)
- 【請求項１】第１導電型の半導体基板と、この半導体基
板の表面に所定距離をおいて形成された第２導電型の２
つの不純物拡散層と、これら２つの不純物拡散層間の前
記半導体基板の表面に絶縁膜を介して形成されたゲ−ト
電極を有する半導体装置において、 前記不純物拡散層は、前記ゲ−ト電極と重なり合う部分
を有する高濃度の不純物拡散層と、チャネル部領域では
前記高濃度の不純物拡散層より浅く形成され、それ以外
の領域では前記高濃度の不純物拡散層より深く形成され
ている低濃度の不純物拡散層とを有することを特徴とす
る半導体装置。 - 【請求項２】所定の素子形成加工が施された第１導電型
の半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上にゲ−ト電極材料を堆積する工程と、 前記ゲ−ト電極材料上にフォトレジストパタ−ンを形成
し、このフォトレジストパタ−ンをマスクとして前記ゲ
−ト電極材料をエッチングしてゲ−ト電極を形成する工
程と、 前記フォトレジストパタ−ンをゲ−ト長方向に狭小化す
る工程と、 ゲ−ト長方向に狭小化された前記フォトレジストパタ−
ンと前記ゲ−ト電極とをマスクとして第２導電型の不純
物イオンを前記半導体基板に注入して低濃度の不純物拡
散層を形成する工程と、 前記フォトレジストパタ−ンを除去して前記ゲ−ト電極
をマスクとして第２導電型の不純物イオンを前記半導体
基板に注入して高濃度の不純物拡散層を形成する工程
と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404790A JPH06112218A (ja) | 1990-12-21 | 1990-12-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404790A JPH06112218A (ja) | 1990-12-21 | 1990-12-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112218A true JPH06112218A (ja) | 1994-04-22 |
Family
ID=18514449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404790A Pending JPH06112218A (ja) | 1990-12-21 | 1990-12-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112218A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100749270B1 (ko) * | 2001-12-21 | 2007-08-13 | 매그나칩 반도체 유한회사 | 시모스 이미지센서 및 그 제조방법 |
| KR101006530B1 (ko) * | 2009-02-24 | 2011-01-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
-
1990
- 1990-12-21 JP JP2404790A patent/JPH06112218A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100749270B1 (ko) * | 2001-12-21 | 2007-08-13 | 매그나칩 반도체 유한회사 | 시모스 이미지센서 및 그 제조방법 |
| KR101006530B1 (ko) * | 2009-02-24 | 2011-01-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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