JP2720553B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に改良された構造を
有するMOS型トランジスタに関する。
有するMOS型トランジスタに関する。
MOS型集積回路装置の小型化，高性能化を進めるうえ
で、ゲート電極とソース，ドレイン拡散層上のコンタ
クト孔との間隔縮小ソース，ドレイン拡散層の抵抗低
減、が重要な問題である。
で、ゲート電極とソース，ドレイン拡散層上のコンタ
クト孔との間隔縮小ソース，ドレイン拡散層の抵抗低
減、が重要な問題である。
この問題を解決する方法としてセルフアラインコンタ
クト技術〔“Self−Aligned−Contact Tachnology for
High Density MOS VLSI",Sympo,on VLSI Tech.Digest,
P.34,（1983）〕が提案されている。本技術によるMOS型
トランジスタの断面構造を第４図に示す。ゲート電極に
自己整合的に電極ひき出し用の多結晶シリコンが配置さ
れ、ソース，ドレイン拡散層全面を覆うように配置され
ているから上層のアルミニウム配線とソース，ドレイ
ン間のコンタクト孔は、ゲート電極との間隔に制限され
ずに配置できる。ソース，ドレインに付加される抵抗
は、多結晶シリコンと拡散領域の並列抵抗値となり、実
効的に低下する。
クト技術〔“Self−Aligned−Contact Tachnology for
High Density MOS VLSI",Sympo,on VLSI Tech.Digest,
P.34,（1983）〕が提案されている。本技術によるMOS型
トランジスタの断面構造を第４図に示す。ゲート電極に
自己整合的に電極ひき出し用の多結晶シリコンが配置さ
れ、ソース，ドレイン拡散層全面を覆うように配置され
ているから上層のアルミニウム配線とソース，ドレイ
ン間のコンタクト孔は、ゲート電極との間隔に制限され
ずに配置できる。ソース，ドレインに付加される抵抗
は、多結晶シリコンと拡散領域の並列抵抗値となり、実
効的に低下する。
上述した従来技術による半導体装置には次のような欠
点がある。
点がある。
（１） 第４図に示した構造のトランジスタは、ソー
ス，ドレイン上に同層の多結晶シリコン膜を配置してい
るために、ソース電極とドレイン電極の分離間隔はこの
多結晶シリコンの間隔ｌで決定される。この距離ｌが使
用される加工技術の最小寸法であるとすると、MOS型ト
ランジスタのゲート電極の幅（チャネル長）Ｌはｌより
も大きくなりMOS型トランジスタのチャネル長として最
小の加工寸法を使用できないことになり微細化の障害と
なる。
ス，ドレイン上に同層の多結晶シリコン膜を配置してい
るために、ソース電極とドレイン電極の分離間隔はこの
多結晶シリコンの間隔ｌで決定される。この距離ｌが使
用される加工技術の最小寸法であるとすると、MOS型ト
ランジスタのゲート電極の幅（チャネル長）Ｌはｌより
も大きくなりMOS型トランジスタのチャネル長として最
小の加工寸法を使用できないことになり微細化の障害と
なる。
（２） トランジスタを微細にするには、特にチャネル
長を小さくするにはソース，ドレイン拡散層深さを小さ
くしなければならない。拡散層深さが浅くなるとソー
ス，ドレインの接合耐圧の低下が問題になる。これを避
けるには、電源電圧を低下させ接合耐圧よりも十分に低
い電圧範囲で装置を動作させるのが良い。しかし、従来
の半導体装置を複数個使用するシステムでは一種類の電
源が使用されることが多く、従来とは別の低電圧の電源
を必要とする半導体装置は使い難い。この問題を解決す
る手段として、半導体装置の外部とのインターフェース
部は従来の電源電圧で動作させ、装置の内部は降圧され
た内部電源で動作させる方法がある。このような装置を
実現するためには、内部の集積度の高い領域では拡散層
深さの小さい微細なトランジスタを用い、外部とのイン
ターフェース部では拡散層深さが大きく接合耐圧の高い
トランジスタを使用するのが望ましい。第４図に示した
装置ではすべてのトランジスタのソース，ドレイン拡散
層を同一層の多結晶シリコン膜からの同一不純物拡散で
形成しているから２種類の深さの拡散層を作ることが難
しい。
長を小さくするにはソース，ドレイン拡散層深さを小さ
くしなければならない。拡散層深さが浅くなるとソー
ス，ドレインの接合耐圧の低下が問題になる。これを避
けるには、電源電圧を低下させ接合耐圧よりも十分に低
い電圧範囲で装置を動作させるのが良い。しかし、従来
の半導体装置を複数個使用するシステムでは一種類の電
源が使用されることが多く、従来とは別の低電圧の電源
を必要とする半導体装置は使い難い。この問題を解決す
る手段として、半導体装置の外部とのインターフェース
部は従来の電源電圧で動作させ、装置の内部は降圧され
た内部電源で動作させる方法がある。このような装置を
実現するためには、内部の集積度の高い領域では拡散層
深さの小さい微細なトランジスタを用い、外部とのイン
ターフェース部では拡散層深さが大きく接合耐圧の高い
トランジスタを使用するのが望ましい。第４図に示した
装置ではすべてのトランジスタのソース，ドレイン拡散
層を同一層の多結晶シリコン膜からの同一不純物拡散で
形成しているから２種類の深さの拡散層を作ることが難
しい。
本発明によれば、半導体基体に形成されたMOS型トラ
ンジスタのソースおよびドレイン拡散層の内の一方の拡
散層に第１の導電材料が接して設けられ、これら拡散層
の他方の拡散層に上記第１の導電材料とは異なる材質で
あって異なる層としての第２の導電材料が接して設けら
れるとともに、これら第１および第２の導電材料には層
間絶縁層に選択的に形成されたコンタクト孔を介してソ
ースおよびドレイン拡散層のための第１および第２の配
線がそれぞれ設けられており、さらに、上記一方の拡散
層は上記他方の拡散層よりも大きい深さを有して上記一
方の拡散層の接合耐圧が上記他方の拡散層の接合耐圧よ
りも大きいことを特徴とする半導体装置が得られる。
ンジスタのソースおよびドレイン拡散層の内の一方の拡
散層に第１の導電材料が接して設けられ、これら拡散層
の他方の拡散層に上記第１の導電材料とは異なる材質で
あって異なる層としての第２の導電材料が接して設けら
れるとともに、これら第１および第２の導電材料には層
間絶縁層に選択的に形成されたコンタクト孔を介してソ
ースおよびドレイン拡散層のための第１および第２の配
線がそれぞれ設けられており、さらに、上記一方の拡散
層は上記他方の拡散層よりも大きい深さを有して上記一
方の拡散層の接合耐圧が上記他方の拡散層の接合耐圧よ
りも大きいことを特徴とする半導体装置が得られる。
また、本発明によれば、半導体基体に第１の電源電圧
で動作する第１のMOS型トランジスタと第１の電源電圧
よりも低い第２の電源電圧で動作する第２のMOS型トラ
ンジスタに対し、第２のMOS型トランジスタについては
基本的に上記のように構成し、一方、第１のMOS型トラ
ンジスタについてはそのソース及びドレイン拡散層の各
々を第２のMOS型トランジスタの上記他方の拡散層より
も大きくしてその接合耐圧を上記他方の拡散の接合耐圧
よりも大きくしたことを特徴とする半導体装置が得られ
る。
で動作する第１のMOS型トランジスタと第１の電源電圧
よりも低い第２の電源電圧で動作する第２のMOS型トラ
ンジスタに対し、第２のMOS型トランジスタについては
基本的に上記のように構成し、一方、第１のMOS型トラ
ンジスタについてはそのソース及びドレイン拡散層の各
々を第２のMOS型トランジスタの上記他方の拡散層より
も大きくしてその接合耐圧を上記他方の拡散の接合耐圧
よりも大きくしたことを特徴とする半導体装置が得られ
る。
上述した従来の装置に対して、本発明においては （１） 第１の導電材料を所望の領域のソース，ドレイ
ン拡散層表面全面に接するように配置し、それ以外の領
域のソース，ドレイン拡散層表面全面に接するように第
２の導電材料を配置する。すなわち、同一半導体基体上
で領域によって、拡散層表面に配置する導電材料の層を
使い分ける。
ン拡散層表面全面に接するように配置し、それ以外の領
域のソース，ドレイン拡散層表面全面に接するように第
２の導電材料を配置する。すなわち、同一半導体基体上
で領域によって、拡散層表面に配置する導電材料の層を
使い分ける。
（２） 第１の導電材料下のソース，ドレイン拡散層深
さと、第２の導電材料下のソース，ドレイン拡散層深さ
とを容易に異なる深さにでき、電源電圧の高い外部との
インターフェース部では拡散深さが大きく接合耐圧が高
いトランジスタを、低い電源電圧で動作させる集積度の
高い内部では拡散層深さの浅いトランジスタを得る、と
いう特徴を有する。
さと、第２の導電材料下のソース，ドレイン拡散層深さ
とを容易に異なる深さにでき、電源電圧の高い外部との
インターフェース部では拡散深さが大きく接合耐圧が高
いトランジスタを、低い電源電圧で動作させる集積度の
高い内部では拡散層深さの浅いトランジスタを得る、と
いう特徴を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の縦断面図である。本
実施例は、本発明を１個のＮチャネル型MOSトランジス
タに適用したものである。Ｐ型単結晶シリコン基体１上
にゲート絶縁膜2,多結晶シリコンのゲート電極３を有
し、ドレイン拡散層は、リンによるn-型不純物領域５と
ヒ素による浅いn+型不純物領域12とから成り、ドレイン
拡散層表面全面に接するようにドレイン電極ひき出し用
多結晶シリコン膜８が配置され、ソース拡散層は、リン
によるn-型不純物領域５とリンによる深いn+型不純物領
域13とから成り、ソース拡散層全面に接するようにソー
ス電極ひき出し用タングステンシリサイド膜11が配置さ
れている。上層のアルミニウム配線17との接続用のソー
ス電極上コンタクト孔16はタングステンシリサイド膜11
上に、ドレイン電極上コンタクト孔15は多結晶シリコン
膜８上に設けられている。
実施例は、本発明を１個のＮチャネル型MOSトランジス
タに適用したものである。Ｐ型単結晶シリコン基体１上
にゲート絶縁膜2,多結晶シリコンのゲート電極３を有
し、ドレイン拡散層は、リンによるn-型不純物領域５と
ヒ素による浅いn+型不純物領域12とから成り、ドレイン
拡散層表面全面に接するようにドレイン電極ひき出し用
多結晶シリコン膜８が配置され、ソース拡散層は、リン
によるn-型不純物領域５とリンによる深いn+型不純物領
域13とから成り、ソース拡散層全面に接するようにソー
ス電極ひき出し用タングステンシリサイド膜11が配置さ
れている。上層のアルミニウム配線17との接続用のソー
ス電極上コンタクト孔16はタングステンシリサイド膜11
上に、ドレイン電極上コンタクト孔15は多結晶シリコン
膜８上に設けられている。
第２図（ａ）〜（ｃ）は主要工程縦断面図を用いて、
本実施例の装置の製造方法を説明する。Ｐ型単結晶シリ
コン基体１上にゲート絶縁膜2,多結晶シリコン膜を順次
成長し、シリコン酸化膜４をマスクに多結晶シリコン膜
をパターニングして、多結晶シリコンのゲート電極３を
形成する。シリコン酸化膜４と多結晶シリコンのゲート
電極３とをマスクにして将来ソース，ドレインとなる領
域にｎ型不純物であるリンを５×1013/cm2,50keVの加速
エネルギーでイオン打ち込みしてｎ−型不純物領域５を
形成し、第２図（ａ）を得る。
本実施例の装置の製造方法を説明する。Ｐ型単結晶シリ
コン基体１上にゲート絶縁膜2,多結晶シリコン膜を順次
成長し、シリコン酸化膜４をマスクに多結晶シリコン膜
をパターニングして、多結晶シリコンのゲート電極３を
形成する。シリコン酸化膜４と多結晶シリコンのゲート
電極３とをマスクにして将来ソース，ドレインとなる領
域にｎ型不純物であるリンを５×1013/cm2,50keVの加速
エネルギーでイオン打ち込みしてｎ−型不純物領域５を
形成し、第２図（ａ）を得る。
次いで全面に1000Åの厚さのCVDシリコン酸化膜６を
成長した後フォトレジストでソース領域を覆い、異方性
のエッチングによりCVDシリコン酸化膜６を1000Åだけ
エッチバックすると、ドレイン領域のシリコン基体表面
が露出すると同時にドレイン領域側のゲート電極側壁に
CVDシリコン酸化膜のサイドウォール７が形成される。
フォトレジストを除去した後、2000Åの厚さに多結晶シ
リコン膜８を形成し、全面にｎ型不純物であるヒ素を１
×1016/cm2,50keVの加速エネルギーでイオン打ち込みす
る。その後CVDシリコン酸化膜９をマスクして、多結晶
シリコン膜８を所望の電極形状にパターニングして第２
図（ｂ）を得る。
成長した後フォトレジストでソース領域を覆い、異方性
のエッチングによりCVDシリコン酸化膜６を1000Åだけ
エッチバックすると、ドレイン領域のシリコン基体表面
が露出すると同時にドレイン領域側のゲート電極側壁に
CVDシリコン酸化膜のサイドウォール７が形成される。
フォトレジストを除去した後、2000Åの厚さに多結晶シ
リコン膜８を形成し、全面にｎ型不純物であるヒ素を１
×1016/cm2,50keVの加速エネルギーでイオン打ち込みす
る。その後CVDシリコン酸化膜９をマスクして、多結晶
シリコン膜８を所望の電極形状にパターニングして第２
図（ｂ）を得る。
次いで1000Åの厚さのCVDシリコン酸化膜を成長した
後、異方性エッチングより1000Å厚のCVDシリコン酸化
膜とソース領域上に残されていたシリコン酸化膜６をエ
ッチバックすると、ソース領域のシリコン基体表面が露
出すると同時にソース領域側のゲート電極側壁にCVDシ
リコン酸化膜のサイドウォール10が形成される。その後
2000Åの厚さにタングステンシリサイド膜11を成長し、
全面にｎ型不純物であるリンを１×1016/cm2,50keVの加
速エネルギーでイオン打ち込みする。その後900℃の窒
素雰囲気中で熱処理を行うと、多結晶シリコン膜８から
ヒ素が、またタングステンシリサイド膜11からリンがシ
リコン基体中へ拡散しその拡散係数の違いによりドレイ
ン領域にヒ素による浅いn+型不純物領域12,ソース領域
にリンによる深いn+不純物領域13が形成される。その後
タングステンシリサイド膜11を所望の電極形状にパター
ニングして第２図（ｃ）を得る。
後、異方性エッチングより1000Å厚のCVDシリコン酸化
膜とソース領域上に残されていたシリコン酸化膜６をエ
ッチバックすると、ソース領域のシリコン基体表面が露
出すると同時にソース領域側のゲート電極側壁にCVDシ
リコン酸化膜のサイドウォール10が形成される。その後
2000Åの厚さにタングステンシリサイド膜11を成長し、
全面にｎ型不純物であるリンを１×1016/cm2,50keVの加
速エネルギーでイオン打ち込みする。その後900℃の窒
素雰囲気中で熱処理を行うと、多結晶シリコン膜８から
ヒ素が、またタングステンシリサイド膜11からリンがシ
リコン基体中へ拡散しその拡散係数の違いによりドレイ
ン領域にヒ素による浅いn+型不純物領域12,ソース領域
にリンによる深いn+不純物領域13が形成される。その後
タングステンシリサイド膜11を所望の電極形状にパター
ニングして第２図（ｃ）を得る。
次いで層間絶縁膜14を成長し、ドレイン電極上のコン
タクト孔15,ソース電極上のコンタクト孔16を開孔し、
アルミニウム配線17を形成して第１図の装置を完成させ
る。
タクト孔15,ソース電極上のコンタクト孔16を開孔し、
アルミニウム配線17を形成して第１図の装置を完成させ
る。
本実施例の装置においては、ソース電極上のコンタク
ト孔16をゲート電極３上にオーバーラップして開孔する
ことができる。したがって、通常のPR技術に必要な目合
せ余裕が不要となり高集積化に適する。また、ソース電
極ひき出し用のタングステンシリサイド膜11とドレイン
電極ひき出し用多結晶シリコン膜８は独立した層であ
り、相互にシリコン酸化膜で絶縁されているから互いの
配置関係に制限はない。したがってゲート電極３の幅
（チャネル長）は、ソース，ドレイン上の導電層の存在
によって制限されることはない。
ト孔16をゲート電極３上にオーバーラップして開孔する
ことができる。したがって、通常のPR技術に必要な目合
せ余裕が不要となり高集積化に適する。また、ソース電
極ひき出し用のタングステンシリサイド膜11とドレイン
電極ひき出し用多結晶シリコン膜８は独立した層であ
り、相互にシリコン酸化膜で絶縁されているから互いの
配置関係に制限はない。したがってゲート電極３の幅
（チャネル長）は、ソース，ドレイン上の導電層の存在
によって制限されることはない。
本実施例においては、ソース，ドレイン電極ひき出し
用の第１および第２の導電層として多結晶シリコン膜と
タングステンシリサイド膜を用いたがこの導電層として
は場合に応じて任意の選択が可能である。n+拡散層を形
成するための不純物として、ヒ素とリンを用いたが、ヒ
素のみあるいはリンのみでも実現できる。また、本実施
例ではＮチャネル型のMOSトランジスタについて記した
が、Ｐチャネル型,CMOS型の装置に関しても本発明は適
用され得る。
用の第１および第２の導電層として多結晶シリコン膜と
タングステンシリサイド膜を用いたがこの導電層として
は場合に応じて任意の選択が可能である。n+拡散層を形
成するための不純物として、ヒ素とリンを用いたが、ヒ
素のみあるいはリンのみでも実現できる。また、本実施
例ではＮチャネル型のMOSトランジスタについて記した
が、Ｐチャネル型,CMOS型の装置に関しても本発明は適
用され得る。
第３図は本発明の第２の実施例の縦断面図である。
本実施例は、ソース，ドレインに深いn+型不純物領域
を有するＮチャネル型MOSトランジスタQ1と第１の実施
例で説明したＮチャネル型MOSトランジスタQ2を同一基
体上に作製したものである。製造方法および各部名称の
詳細は第１の実施例において第１図，第２図で説明した
ものと同じであるから省略する。
を有するＮチャネル型MOSトランジスタQ1と第１の実施
例で説明したＮチャネル型MOSトランジスタQ2を同一基
体上に作製したものである。製造方法および各部名称の
詳細は第１の実施例において第１図，第２図で説明した
ものと同じであるから省略する。
MOSトランジスタQ1はソース，ドレイン拡散層表面全
面に接するようにタングステンシリサイド膜11と深いn+
型不純物領域13を有する。MOSトランジスタQ1はソース
側に表面全面に接するようにタングステンシリサイド膜
11と深いn+不純物領域13を有し、ドレイン側に表面全面
に接するように多結晶シリコン膜８と浅いn+型不純物領
域12を有する。
面に接するようにタングステンシリサイド膜11と深いn+
型不純物領域13を有する。MOSトランジスタQ1はソース
側に表面全面に接するようにタングステンシリサイド膜
11と深いn+不純物領域13を有し、ドレイン側に表面全面
に接するように多結晶シリコン膜８と浅いn+型不純物領
域12を有する。
本実施例によれば、大規模集積回路において、外部と
のインターフェース等の高い接合耐圧を必要とする部分
をMOSトランジスタQ1で構成し、LSI内部の高集積化が必
要な部分をドレイン耐圧は低いが微細化に適したMOSト
ランジスタQ2で構成することができる。MOSトランジス
タQ1は直接外部電源で駆動され、MOSトランジスタQ2は
降圧された内部低電圧で駆動される。
のインターフェース等の高い接合耐圧を必要とする部分
をMOSトランジスタQ1で構成し、LSI内部の高集積化が必
要な部分をドレイン耐圧は低いが微細化に適したMOSト
ランジスタQ2で構成することができる。MOSトランジス
タQ1は直接外部電源で駆動され、MOSトランジスタQ2は
降圧された内部低電圧で駆動される。
ソース，ドレイン拡散層表面に接するように配置する
導電層とn+不純物領域の深さの組み合せ方は、本実施例
に限定されるものでなく目的に応じていく通りも考えら
れる。そのような組合せに関しては本発明の骨子を逸脱
しない範囲で適宜選択できる。
導電層とn+不純物領域の深さの組み合せ方は、本実施例
に限定されるものでなく目的に応じていく通りも考えら
れる。そのような組合せに関しては本発明の骨子を逸脱
しない範囲で適宜選択できる。
以上説明したように本発明が、同一基体上に形成され
た複数個のMOS型トランジスタのソース，ドレイン電極
ひき出し用に２種類の別層の導電材料を用いることによ
って、一層のみの導電材料をひき出し電極として用いる
場合に比較して （１） 同一層のひき出し電極相互の間隔が微細加工の
制限となって装置の小型化を防げる不都合がない。すな
わち従来よりも小型の半導体装置を実現できる。
た複数個のMOS型トランジスタのソース，ドレイン電極
ひき出し用に２種類の別層の導電材料を用いることによ
って、一層のみの導電材料をひき出し電極として用いる
場合に比較して （１） 同一層のひき出し電極相互の間隔が微細加工の
制限となって装置の小型化を防げる不都合がない。すな
わち従来よりも小型の半導体装置を実現できる。
（２） ２種類の導電層からの不純物拡散によってソー
ス，ドレイン拡散層の形成を行うことができ、同一基体
上に容易に深さの異なる拡散層を実現できる。
ス，ドレイン拡散層の形成を行うことができ、同一基体
上に容易に深さの異なる拡散層を実現できる。
という効果がある。
第１図は本発明第１の実施例の縦断面図、第２図（ａ）
〜（ｃ）は第１の実施例の装置の製造方法を説明するた
めの主要工程断面図、第３図は本発明第２の実施例の縦
断面図、第４図は従来装置の縦断面図である。
〜（ｃ）は第１の実施例の装置の製造方法を説明するた
めの主要工程断面図、第３図は本発明第２の実施例の縦
断面図、第４図は従来装置の縦断面図である。
Claims (3)
- 【請求項１】半導体基体にMOS型トランジスタを有する
半導体装置において、前記MOS型トランジスタのソース
およびドレイン拡散層の内の一方の拡散層に第１の導電
材料が接して設けられ、前記ソースおよびドレイン拡散
層の内の他方の拡散層に前記第１の導電材料とは異なる
材質であって異なる層としての第２の導電材料が接して
設けられ、前記第１および第２の導電材料を覆う層間絶
縁層に前記第１および第２の導電材料の一部をそれぞれ
露出するコンタクト孔がそれぞれ形成されており、これ
らコンタクト孔を介して前記第１および第２の導電材料
の前記一部にそれぞれ接して前記ソースおよびドレイン
拡散層のための第１および第２の配線が形成されてお
り、さらに、前記一方の拡散層は前記他方の拡散層より
も大きい深さを有して前記一方の拡散層と前記半導体基
体との接合耐圧が前記他方の拡散層と前記半導体基体と
の接合耐圧よりも大きいことを特徴とする半導体装置。 - 【請求項２】半導体基体に第１の電源電圧で動作する第
１のMOS型トランジスタと前記第１の電源電圧より低い
第２の電源電圧で動作する第２のMOS型トランジスタと
を有する半導体装置において、前記第２のMOS型トラン
ジスタのソースおよびドレイン拡散層の内の一方の拡散
層に第１の導電材料が接して設けられ、前記ソースおよ
びドレイン拡散層の内の他方の拡散層に前記第１の導電
材料とは異なる材質であって異なる層としての第２の導
電材料が接して設けられるとともに前記第２の導電材料
上に配線が接して形成されており、前記一方の拡散層は
前記他方の拡散層よりも大きい深さを有して前記一方の
拡散層と前記半導体基体との接合耐圧が前記他方の拡散
層と前記半導体基体との接合耐圧よりも大きく、さら
に、前記第１のMOS型トランジスタのソースおよびドレ
イン拡散層の各々は前記第２のMOS型トランジスタの前
記他方の拡散層よりも大きい深さを有して、前記半導体
基体との接合耐圧が前記第２のMOS型トランジスタの前
記他方の拡散層と前記半導体基体との接合耐圧よりも大
きい事を特徴とする半導体装置。 - 【請求項３】前記第１および第２のの導電材料の各々は
不純物を含み、前記第１の導電材料に含まれる不純物と
前記第２の導電材料に含まれる不純物とが異なることを
特徴とする請求項１又は２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298015A JP2720553B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298015A JP2720553B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP623497A Division JPH09205206A (ja) | 1997-01-17 | 1997-01-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157939A JPH03157939A (ja) | 1991-07-05 |
| JP2720553B2 true JP2720553B2 (ja) | 1998-03-04 |
Family
ID=17854019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298015A Expired - Lifetime JP2720553B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720553B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180169A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | 絶縁ゲ−ト型電界効果半導体装置 |
| JPS62224077A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
-
1989
- 1989-11-15 JP JP1298015A patent/JP2720553B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03157939A (ja) | 1991-07-05 |
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