JPH01185936A - 半導体装置 - Google Patents
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- JPH01185936A JPH01185936A JP63009458A JP945888A JPH01185936A JP H01185936 A JPH01185936 A JP H01185936A JP 63009458 A JP63009458 A JP 63009458A JP 945888 A JP945888 A JP 945888A JP H01185936 A JPH01185936 A JP H01185936A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
トレンチアイソレーション等の素子弁Ｍ ６１ ”４を
もつ半導体装置に関し、 隣接素子間リーク、同一素子内リーク、狭チャネル効果
を生じないようにすることを目的とし、トレンチの側面
上部に形成される素子活性領域より下側のみの基板を高
濃度層にすると共に、トレンチ内の絶縁膜中で少なくと
も素子活性領域に対向する部分に固定電荷層を形成した
構成とする。
もつ半導体装置に関し、 隣接素子間リーク、同一素子内リーク、狭チャネル効果
を生じないようにすることを目的とし、トレンチの側面
上部に形成される素子活性領域より下側のみの基板を高
濃度層にすると共に、トレンチ内の絶縁膜中で少なくと
も素子活性領域に対向する部分に固定電荷層を形成した
構成とする。
本発明は、トレンチアイソレーション等の素子力ｍ構造
をもつ半導体装置に関する。
をもつ半導体装置に関する。
このような構造の半導体装置では、後述のように、基板
とトレンチ内の酸化膜との界面に空乏層が形成され、こ
の空乏層によって隣接素子間リーク及び同一素子内リー
クを生じる。そこでこの空乏層を形成されないようにす
るために基板にボロン不純物領域を形成するが、このよ
うにすると狭チャネル効果を生じる。
とトレンチ内の酸化膜との界面に空乏層が形成され、こ
の空乏層によって隣接素子間リーク及び同一素子内リー
クを生じる。そこでこの空乏層を形成されないようにす
るために基板にボロン不純物領域を形成するが、このよ
うにすると狭チャネル効果を生じる。
そこで、上記隣接素子間リーク、同一素子内リーク、狭
チャネル効果を生じない半導体装置が望まれている。
チャネル効果を生じない半導体装置が望まれている。
例えばトレンチアイソレーション構造では、基板とトレ
ンチ内に形成されｌｃ酸化膜との界面に界面準位ができ
、これによって界面に空乏層が形成され、トランジスタ
の拡散層（Ｎ” ）（ソース及びドレイン）がトレンチ
の両側にある場合は、一方の拡散層のキャリアが空乏層
を介して他方の拡散層にリークしてしまう（これを隣接
素子間リークという）。一方、同一素子内のトレンチの
側壁にも空乏層が形成されているため、ゲートがオフ状
態でも同一素子内でのソース・ドレイン間でリークして
しまう（これを同一素子内リークという）。
ンチ内に形成されｌｃ酸化膜との界面に界面準位ができ
、これによって界面に空乏層が形成され、トランジスタ
の拡散層（Ｎ” ）（ソース及びドレイン）がトレンチ
の両側にある場合は、一方の拡散層のキャリアが空乏層
を介して他方の拡散層にリークしてしまう（これを隣接
素子間リークという）。一方、同一素子内のトレンチの
側壁にも空乏層が形成されているため、ゲートがオフ状
態でも同一素子内でのソース・ドレイン間でリークして
しまう（これを同一素子内リークという）。
そこで、このような空乏層が形成されないようにするた
めに、従来、アイソレーション界面にボロン不純物を基
板よりも高濃度に注入する。このようにすれば、空乏層
の形成を防ぐことはできるが、ボロンをドーピングした
後の熱処即工程において、ボロンが基板内に広く拡散さ
れてしまい、いわゆる狭チャネル効果を生じる。このた
めに、トランジスタの電流駆動能力が低下してしまう問
題点があった。
めに、従来、アイソレーション界面にボロン不純物を基
板よりも高濃度に注入する。このようにすれば、空乏層
の形成を防ぐことはできるが、ボロンをドーピングした
後の熱処即工程において、ボロンが基板内に広く拡散さ
れてしまい、いわゆる狭チャネル効果を生じる。このた
めに、トランジスタの電流駆動能力が低下してしまう問
題点があった。
本発明は、隣接素子間リーク、同一素子内リーク、狭チ
ャネル効果を生じない半導体装置を提供することを目的
とする。
ャネル効果を生じない半導体装置を提供することを目的
とする。
第１図は本発明の原理図を示す。同図中、２１は高濃度
層で、トレンチ６の側面上部に形成される素子活性領域
２０より下側のみに形成する。
層で、トレンチ６の側面上部に形成される素子活性領域
２０より下側のみに形成する。
１２は固定電荷層で、トレンチ６内の絶縁膜７中で少な
くとも素子活性領域２０に対向する部分に形成してなる
。
くとも素子活性領域２０に対向する部分に形成してなる
。
素子活性領域２０の下側に例えばＰ＋のボロンの高濃度
層２１を形成しているので、基板とトレンチ内の酸化膜
７との界面に空乏層が形成されるのを防ぎ、これにより
、隣接素子間リークを防止できる。又、トレンチ内の酸
化膜７中に固定電荷［１１２を形成しているので、これ
が基板の空乏化を防ぎ、同一素子内リークを防止でき、
しかも、高ｍ度ＦＩ４２１の不純物が横方向に広がるこ
とはないので狭チャネル効果を防止できる。
層２１を形成しているので、基板とトレンチ内の酸化膜
７との界面に空乏層が形成されるのを防ぎ、これにより
、隣接素子間リークを防止できる。又、トレンチ内の酸
化膜７中に固定電荷［１１２を形成しているので、これ
が基板の空乏化を防ぎ、同一素子内リークを防止でき、
しかも、高ｍ度ＦＩ４２１の不純物が横方向に広がるこ
とはないので狭チャネル効果を防止できる。
（実施例〕
第２図は第１図に示す半導体装ｄを製造する：［程の一
実施例を説明する図である。第２図（Ａ）において、シ
リコン基板１の上に酸化シリコン膜２、窒化シリコン膜
３、ＣＶＤ法による酸化シリコン膜４をこの順に形成し
、更に表面にレジスト膜５を形成する。次に同図（Ｂ）
において、レジスト膜５をマスクとしてエツチングを行
ない、更に、レジスト膜５を除去し、次に同図（Ｃ）に
示す如く、トレンチ６を形成する。
実施例を説明する図である。第２図（Ａ）において、シ
リコン基板１の上に酸化シリコン膜２、窒化シリコン膜
３、ＣＶＤ法による酸化シリコン膜４をこの順に形成し
、更に表面にレジスト膜５を形成する。次に同図（Ｂ）
において、レジスト膜５をマスクとしてエツチングを行
ない、更に、レジスト膜５を除去し、次に同図（Ｃ）に
示す如く、トレンチ６を形成する。
次に、ＣｖＤ−・酸化シリコン膜４を除去し、同図（Ｄ
）において、トレンチ６内に酸化膜７（５００人〜１０
００人）を形成し、次に、アルミニウム水溶液に浸すこ
とによって表面にアルミニウム分子膜８を形成する。次
に、同図（Ｅ）において、後で形成されるソース、ドレ
インのＮ＋拡散層９１、９２（トレンチの側面上部に形
成される素子活性領域）より下側で、トレンチ６内に６
００℃の温度でポリ・ボロン・フィルム１０を充填する
。
）において、トレンチ６内に酸化膜７（５００人〜１０
００人）を形成し、次に、アルミニウム水溶液に浸すこ
とによって表面にアルミニウム分子膜８を形成する。次
に、同図（Ｅ）において、後で形成されるソース、ドレ
インのＮ＋拡散層９１、９２（トレンチの側面上部に形
成される素子活性領域）より下側で、トレンチ６内に６
００℃の温度でポリ・ボロン・フィルム１０を充填する
。
次に同図（Ｆ）において、７００℃の温度でトレンチ６
内にポリ・シリコン層１１を埋込み形成する。このとき
、アルミニウム分子膜８からアルミニウムが酸化膜７に
拡散されてここに負電荷１２（θで示す）が形成される
一方、ポリ・ボロン・フィルム１０中のボロンが基板１
へ拡散され、Ｐ＋の不純物層１３が形成される。更に、
表面の窒化シリコン膜３を除去する。
内にポリ・シリコン層１１を埋込み形成する。このとき
、アルミニウム分子膜８からアルミニウムが酸化膜７に
拡散されてここに負電荷１２（θで示す）が形成される
一方、ポリ・ボロン・フィルム１０中のボロンが基板１
へ拡散され、Ｐ＋の不純物層１３が形成される。更に、
表面の窒化シリコン膜３を除去する。
なお、負電荷１２を形成する方法としては、上記の伯、
アルミニウムをイオン注入したり、アルミニウム薄膜を
形成して拡散したり、膜自身で負電荷をもつ膜を成長さ
せるようにしてもよい。
アルミニウムをイオン注入したり、アルミニウム薄膜を
形成して拡散したり、膜自身で負電荷をもつ膜を成長さ
せるようにしてもよい。
このように、本発明は、トレンチ内の素子活性領域の下
側にボロン不純物層１３を形成したため、前述した隣接
素子間リークを防止でき、一方、本発明は、酸化膜７の
中に負電荷１２を形成したため、基板１側には正゛占荷
が誘起されることになり、前述した同一素子内リークを
防止でき、又、不純物が横方向に広がることはないので
秋チャネル効果を防止できる。従来の場合のゲート電圧
対リーク電流特性は例えば第３図（△）に示ず如くであ
り、リーク電流は比較的高くばらついているが、本発明
の場合は同図（［３）に示寸如くであり、リーク電流は
低く抑えられていることがわかる。
側にボロン不純物層１３を形成したため、前述した隣接
素子間リークを防止でき、一方、本発明は、酸化膜７の
中に負電荷１２を形成したため、基板１側には正゛占荷
が誘起されることになり、前述した同一素子内リークを
防止でき、又、不純物が横方向に広がることはないので
秋チャネル効果を防止できる。従来の場合のゲート電圧
対リーク電流特性は例えば第３図（△）に示ず如くであ
り、リーク電流は比較的高くばらついているが、本発明
の場合は同図（［３）に示寸如くであり、リーク電流は
低く抑えられていることがわかる。
第４図は本発明装置を製造する工程の他の実施例を説明
する図である。このものは第４図＜Ａ）に至る工程まで
は第２図（Ａ）〜（Ｃ）までの工程を用いる。第４図（
Ａ）において、１〜レンチ内に酸化膜７を形成し、次に
、同図（Ｂ）において表面に窒化シリコン膜３２を形成
する。次に、同図（Ｃ）において、窒化シリコン膜３２
を異方性エツチングしてトレンチ６内の窒化シリコン膜
３２を除去し、更に、拡散ｍ９１、９２より下側で、ト
レンチ６内にＣ１０法（Ｃｈｅｍｉｃａｌ Ｌｉｑｕｉ
ｄＤｅｐｏｓｉｔｉｏｎ、化学液相成長法）にてＳＯＧ
（スピン・オン・グラス）層１５を充填する。
する図である。このものは第４図＜Ａ）に至る工程まで
は第２図（Ａ）〜（Ｃ）までの工程を用いる。第４図（
Ａ）において、１〜レンチ内に酸化膜７を形成し、次に
、同図（Ｂ）において表面に窒化シリコン膜３２を形成
する。次に、同図（Ｃ）において、窒化シリコン膜３２
を異方性エツチングしてトレンチ６内の窒化シリコン膜
３２を除去し、更に、拡散ｍ９１、９２より下側で、ト
レンチ６内にＣ１０法（Ｃｈｅｍｉｃａｌ Ｌｉｑｕｉ
ｄＤｅｐｏｓｉｔｉｏｎ、化学液相成長法）にてＳＯＧ
（スピン・オン・グラス）層１５を充填する。
次に、同図（Ｄ）において、表面に窒化シリコン膜３３
を形成し、更に、同図（Ｅ）において、窒化シリコン膜
３３を異方性エツチングし、又、ＳＯＧ層１５を除去す
る。このとき、底部の酸化膜７も除去される。次に、回
転イオン注入法でボロンを基板１に注入してＰ＋の不純
物層１３を形成するが、トレンチ内には上側が２つの窒
化シリコン膜３２．３３からなる厚い層、下側が窒化シ
リコン膜３２のみからなる薄い層であるので、ボロンは
■側の窒化シリコン膜３２を介して下側のみに注入され
、上側には注入されない。
を形成し、更に、同図（Ｅ）において、窒化シリコン膜
３３を異方性エツチングし、又、ＳＯＧ層１５を除去す
る。このとき、底部の酸化膜７も除去される。次に、回
転イオン注入法でボロンを基板１に注入してＰ＋の不純
物層１３を形成するが、トレンチ内には上側が２つの窒
化シリコン膜３２．３３からなる厚い層、下側が窒化シ
リコン膜３２のみからなる薄い層であるので、ボロンは
■側の窒化シリコン膜３２を介して下側のみに注入され
、上側には注入されない。
次に、窒化シリコン膜３＋ 、３２．３３を除去し、表
面にアルミニウム分子膜を形成し、熱処理を行なう。こ
れにより、同図（Ｆ）において、酸化膜７に負電荷１２
が形成される。次に、トレンチ内にポリ・シリコン層１
１を形成する。
面にアルミニウム分子膜を形成し、熱処理を行なう。こ
れにより、同図（Ｆ）において、酸化膜７に負電荷１２
が形成される。次に、トレンチ内にポリ・シリコン層１
１を形成する。
このものは、イオン注入で不純物層１３を形成している
ので、第２図に示す熱処理による場合よりら深さやドー
ピング酒を高粘度に制御できる。
ので、第２図に示す熱処理による場合よりら深さやドー
ピング酒を高粘度に制御できる。
その他の効果は第２図に示すものと同様である。
第５図は本発明装置を製造する工程の更に他の実施例を
説明する図である。このものは第５図（Ａ）に至る工程
までは第４図（Ｂ）までの工程を用いる。第５図（Ａ＞
において、ＳＯＧ膜１５を充填した後、酸化シリコンＭ
４２をＣＶＤ法で形成し、更に、窒化シリコン膜３３
を形成する。
説明する図である。このものは第５図（Ａ）に至る工程
までは第４図（Ｂ）までの工程を用いる。第５図（Ａ＞
において、ＳＯＧ膜１５を充填した後、酸化シリコンＭ
４２をＣＶＤ法で形成し、更に、窒化シリコン膜３３
を形成する。
次に、同図（Ｂ）において、窒化シリコン膜３３を異方
性エツチングし、次に、同図（Ｃ）において、酸化シリ
コンｌｌｌ３４２を全面エツチングし、残った窒化シリ
コンＰＡ３３をマスクとしてｓｏＧ膜１５を除去する。
性エツチングし、次に、同図（Ｃ）において、酸化シリ
コンｌｌｌ３４２を全面エツチングし、残った窒化シリ
コンＰＡ３３をマスクとしてｓｏＧ膜１５を除去する。
次に、窒化シリコン膜を全面エツチングすると、窒化シ
リコン膜３３及び酸化シリコン膜４２をマスクとして下
部の窒化シリコン膜３２も同時に除去されて同図（Ｄ）
となる。次に、酸化シリコン膜４２．４＋及び下部の酸
化Ｗｉ７を除去して同図（Ｅ）とする。次に、同図（Ｅ
）において、ガス拡散又は固相拡散により、ボロンの不
純物層１３を形成する。ガス拡散では、三塩化ボロン（
ＢＣＣ１０液体を用い、２Ｂ（、Ｉｌｓ→２Ｂ＋３Ｃ２
ｚの化学反応でボロン（Ｂ）の不純物層１３を形成し、
固相拡散では、窒化ボロン（ＢＮ）の固体を用い、２８
Ｎ→２Ｂ＋Ｎ２の化学反応でボロン（Ｂ）の不純物層１
３を形成する。次に、窒化シリコン膜３＋ 、３２を除
去し、同図（Ｆ）に示す如く酸化Ｍｌ ７に負電荷１２
を形成し、ポリ・シリコン層１１を形成する。
リコン膜３３及び酸化シリコン膜４２をマスクとして下
部の窒化シリコン膜３２も同時に除去されて同図（Ｄ）
となる。次に、酸化シリコン膜４２．４＋及び下部の酸
化Ｗｉ７を除去して同図（Ｅ）とする。次に、同図（Ｅ
）において、ガス拡散又は固相拡散により、ボロンの不
純物層１３を形成する。ガス拡散では、三塩化ボロン（
ＢＣＣ１０液体を用い、２Ｂ（、Ｉｌｓ→２Ｂ＋３Ｃ２
ｚの化学反応でボロン（Ｂ）の不純物層１３を形成し、
固相拡散では、窒化ボロン（ＢＮ）の固体を用い、２８
Ｎ→２Ｂ＋Ｎ２の化学反応でボロン（Ｂ）の不純物層１
３を形成する。次に、窒化シリコン膜３＋ 、３２を除
去し、同図（Ｆ）に示す如く酸化Ｍｌ ７に負電荷１２
を形成し、ポリ・シリコン層１１を形成する。
なお、上記各実施例は負電荷１２を酸化膜７の全面（ト
レンチの側面及び底面）に形成した構成であるが、これ
に限定されるものではなく、第６図に示す如く、酸化膜
７の上部（トレンチの上部）のみに形成するようにして
もよい。この場合、アルミニウムをイオン注入する方法
を用い、その注入角度を所定角度つけることによりトレ
ンチの上部のみに形成する。
レンチの側面及び底面）に形成した構成であるが、これ
に限定されるものではなく、第６図に示す如く、酸化膜
７の上部（トレンチの上部）のみに形成するようにして
もよい。この場合、アルミニウムをイオン注入する方法
を用い、その注入角度を所定角度つけることによりトレ
ンチの上部のみに形成する。
例えば、同図（Ａ）において、後で拡散１９１。
９２を形成する際に同時に形成される空乏Ｈ１６，。
１６２の下端より下方までのみ負電荷１２を形成し、か
つ、不純物層１３を空乏層１６１．１６２の下端に接し
ないように形成する。この場合、不純物層１３が空乏層
１６１．１６２に接していないのでＰＮ接合の耐圧を大
きくとり得、このように高耐圧を必要とする装置に最適
である。一方、同図（Ｂ）において、同図（Ａ）と同様
に空乏層１６１．１６２の下端より下方までのみ負を荷
１２を形成し、かつ、不純物層１３を空乏層１６１゜１
６２の下端より上方で拡散層９１、９２の下端より下方
に形成する。この場合、不純物ｌＡ１３が空乏Ｊｉ１１
６１、１６２に接しているのでＰＮ接合の耐圧は低く、
このように高耐圧を必要としない装置に最適である。
つ、不純物層１３を空乏層１６１．１６２の下端に接し
ないように形成する。この場合、不純物層１３が空乏層
１６１．１６２に接していないのでＰＮ接合の耐圧を大
きくとり得、このように高耐圧を必要とする装置に最適
である。一方、同図（Ｂ）において、同図（Ａ）と同様
に空乏層１６１．１６２の下端より下方までのみ負を荷
１２を形成し、かつ、不純物層１３を空乏層１６１゜１
６２の下端より上方で拡散層９１、９２の下端より下方
に形成する。この場合、不純物ｌＡ１３が空乏Ｊｉ１１
６１、１６２に接しているのでＰＮ接合の耐圧は低く、
このように高耐圧を必要としない装置に最適である。
同図（Ｃ）は、拡散層９１ 、９２の下端と不純物層１
３が接している例を示す。この場合は、接合耐圧はより
低くなるが、接合リーク電流低減の効果は、同図（Ａ）
および（Ｂ）の場合と同様、著しいものがある。
３が接している例を示す。この場合は、接合耐圧はより
低くなるが、接合リーク電流低減の効果は、同図（Ａ）
および（Ｂ）の場合と同様、著しいものがある。
又、上記各実施例は特にエピタキシャル層を用いた構成
ではないが、本発明は第７図に示すような高濃度基板１
７の上に低濃度エピタキシャル層１８を形成した構成の
ものにも適用できる。第７図（Ａ）において、高濃度基
板１７の上に低濃度エピタキシャル層１８を形成し、高
ｍ度基板１７まで形成したトレンチの側壁及び底部の酸
化１１７に負電荷１２を形成する。一方、同図（ｂ）に
おいて、同図（Ａ）に示す基板１７、エピタキシャル層
１８の構成で、負電荷１２を少なくともＮ＋拡散層１９
１ 、１９２の下端まで形成する。
ではないが、本発明は第７図に示すような高濃度基板１
７の上に低濃度エピタキシャル層１８を形成した構成の
ものにも適用できる。第７図（Ａ）において、高濃度基
板１７の上に低濃度エピタキシャル層１８を形成し、高
ｍ度基板１７まで形成したトレンチの側壁及び底部の酸
化１１７に負電荷１２を形成する。一方、同図（ｂ）に
おいて、同図（Ａ）に示す基板１７、エピタキシャル層
１８の構成で、負電荷１２を少なくともＮ＋拡散層１９
１ 、１９２の下端まで形成する。
以上説明した如く、本発明によれば、素子活性領域の下
側に例えばＰ＋のボロンの高濃度層を形成しているので
、基板とトレンチ内の酸化膜との界面に空乏層が形成さ
れるのを防ぎ、これにより、隣接素子間リークを防止で
き、又、トレンチ内の酸化膜中に固定電荷を形成してい
るので、これが同一素子内リークを防止でき、しかも、
高ａｔａｍ２１の不純物が横方向に広がることはないの
で狭ヂャネル効果を防止できる。
側に例えばＰ＋のボロンの高濃度層を形成しているので
、基板とトレンチ内の酸化膜との界面に空乏層が形成さ
れるのを防ぎ、これにより、隣接素子間リークを防止で
き、又、トレンチ内の酸化膜中に固定電荷を形成してい
るので、これが同一素子内リークを防止でき、しかも、
高ａｔａｍ２１の不純物が横方向に広がることはないの
で狭ヂャネル効果を防止できる。
第１図は本発明の原理図、
第２図は本発明装置の￥！Ｊ造工稈の一実施例の図、第
３図は従来例及び本発明のゲート電圧対リーク電流特性
図、 第４図は本発明装置の製造工程の他の実施例の図、 第５図は本発明装置の製造工程の更に他の実施例の図、 第６図は本発明において負電荷をトレンチ上部のみに形
成づる実施例の図、 第７図は低濃度エピタキシャル層を用いた実施例の図で
ある。 図において、 １は基板、 ３．３＋ 、３２．３３は窒化シリコン膜、４．４＋
、４２は酸化シリコン膜、 ６はトレンチ、 ７は酸化膜、 ８はアルミニウム分子膜、 ９１．９２．１９１，１９２．２０は素子活性領域、 １０はポリ・ボロン・フィルム、 １１はポリ・シリコン層、 １２は負電荷（固定電荷層）、 １３はボロン不純物層、 １５はＳＯＧ膜、 １６１、１６２は空乏層、 １７は高濃度基板、 １８は低濃度エピタキシャル層、 ２１は高濃度層 を示す。 ビ 本袴明の厘理目 烙１図 外＞ｅＥ（Ｖ）→ ＋−−シ五（Ｖ）→
才ミ」特グ］Ｘｎオ崎をｙｌのゲー戸殴耳りナリニ７酸
月に外陰ｂ１第３図 第２図 １Ｉ４図 第Ｓ図
３図は従来例及び本発明のゲート電圧対リーク電流特性
図、 第４図は本発明装置の製造工程の他の実施例の図、 第５図は本発明装置の製造工程の更に他の実施例の図、 第６図は本発明において負電荷をトレンチ上部のみに形
成づる実施例の図、 第７図は低濃度エピタキシャル層を用いた実施例の図で
ある。 図において、 １は基板、 ３．３＋ 、３２．３３は窒化シリコン膜、４．４＋
、４２は酸化シリコン膜、 ６はトレンチ、 ７は酸化膜、 ８はアルミニウム分子膜、 ９１．９２．１９１，１９２．２０は素子活性領域、 １０はポリ・ボロン・フィルム、 １１はポリ・シリコン層、 １２は負電荷（固定電荷層）、 １３はボロン不純物層、 １５はＳＯＧ膜、 １６１、１６２は空乏層、 １７は高濃度基板、 １８は低濃度エピタキシャル層、 ２１は高濃度層 を示す。 ビ 本袴明の厘理目 烙１図 外＞ｅＥ（Ｖ）→ ＋−−シ五（Ｖ）→
才ミ」特グ］Ｘｎオ崎をｙｌのゲー戸殴耳りナリニ７酸
月に外陰ｂ１第３図 第２図 １Ｉ４図 第Ｓ図
Claims (5)
- （１）トレンチアイソレーシヨンの素子分離構造をもつ
半導体装置において、 トレンチ（６）の側面上部に形成される素子活性領域（
２０）より下側のみの基板を高濃度層（２１）にすると
共に、 該トレンチ（６）内の絶縁膜（７）中で少なくとも上記
素子活性領域（２０）に対向する部分に固定電荷層（１
２）を形成してなることを特徴とする半導体装置。 - （２）該高濃度前（１３）は、その上端が該素子活性領
域（９＿１、９＿２）形成によって形成される空乏層（
１６＿１、１６＿２）下端より下方に形成してなること
を特徴とする請求項１記載の半導体装置。 - （３）該高濃度層（１３）は、その上端が該素子活性領
域（９＿１、９＿２）形成によって形成される空乏層（
１６＿１、１６＿２）下端より上方で、かつ、該素子活
性領域（９＿１、９＿２）下端より下方に形成してなる
ことを特徴とする請求項１記載の半導体装置。 - （４）該高濃度層（１３）は、その上端が該素子活性領
域（９＿１、９＿２）に接するように成ることを特徴と
する請求項２記載の半導体装置。 - （５）該空間電荷層（１２）は、該素子活性領域（９＿
１、９＿２）及び該空乏層（１６＿１、１６＿２）の両
方に対向する部分に形成してなることを特徴とする請求
項２又は３もしくは４記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009458A JPH01185936A (ja) | 1988-01-21 | 1988-01-21 | 半導体装置 |
| EP19890100464 EP0325161A3 (en) | 1988-01-21 | 1989-01-13 | Semiconductor device having trench isolation |
| KR8900438A KR920003317B1 (en) | 1988-01-21 | 1989-01-17 | Semiconductor device having trench isolation structure |
| US07/755,596 US5148247A (en) | 1988-01-21 | 1991-09-05 | Semiconductor device having trench isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009458A JPH01185936A (ja) | 1988-01-21 | 1988-01-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185936A true JPH01185936A (ja) | 1989-07-25 |
Family
ID=11720843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009458A Pending JPH01185936A (ja) | 1988-01-21 | 1988-01-21 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5148247A (ja) |
| EP (1) | EP0325161A3 (ja) |
| JP (1) | JPH01185936A (ja) |
| KR (1) | KR920003317B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093897A (ja) * | 2003-09-19 | 2005-04-07 | Oki Electric Ind Co Ltd | 半導体装置，及び半導体装置の製造方法 |
| JP2006269789A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010516058A (ja) * | 2007-01-09 | 2010-05-13 | マックスパワー・セミコンダクター・インコーポレイテッド | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190230A (ja) * | 1989-12-20 | 1991-08-20 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| DE4127925C2 (de) * | 1990-02-27 | 1994-01-13 | Fraunhofer Ges Forschung | Verfahren zum Erzeugen einer isolierten, einkristallinen Siliziuminsel |
| DE4006158A1 (de) * | 1990-02-27 | 1991-09-12 | Fraunhofer Ges Forschung | Verfahren zum erzeugen einer isolierten, einkristallinen siliziuminsel |
| DE4042334C2 (de) * | 1990-02-27 | 1993-11-18 | Fraunhofer Ges Forschung | Verfahren zum Erzeugen einer isolierten, einkristallinen Siliziuminsel |
| US5149675A (en) * | 1990-12-31 | 1992-09-22 | Texas Instruments Incorporated | Ring crystallization of wafers to prevent thermal shock |
| JPH05109762A (ja) * | 1991-05-16 | 1993-04-30 | Internatl Business Mach Corp <Ibm> | 半導体装置及びその製造方法 |
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| US5456952A (en) * | 1994-05-17 | 1995-10-10 | Lsi Logic Corporation | Process of curing hydrogen silsesquioxane coating to form silicon oxide layer |
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| SE511826C2 (sv) * | 1997-03-26 | 1999-12-06 | Ericsson Telefon Ab L M | Dikesisolering |
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| US8564057B1 (en) | 2007-01-09 | 2013-10-22 | Maxpower Semiconductor, Inc. | Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield |
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| US8378416B2 (en) * | 2008-12-01 | 2013-02-19 | Maxpower Semiconductor, Inc. | MOS-gated power devices, methods, and integrated circuits |
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| WO2012006261A2 (en) * | 2010-07-06 | 2012-01-12 | Maxpower Semiconductor Inc. | Power semiconductor devices, structures, and related methods |
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| DE3467953D1 (en) * | 1983-04-21 | 1988-01-14 | Toshiba Kk | Semiconductor device having an element isolation layer and method of manufacturing the same |
| JPS6043843A (ja) * | 1983-08-19 | 1985-03-08 | Nec Corp | 半導体装置の製造方法 |
| JPS6158266A (ja) * | 1984-08-29 | 1986-03-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6187358A (ja) * | 1984-10-05 | 1986-05-02 | Nec Corp | 半導体記憶装置およびその製造方法 |
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| JPH0666439B2 (ja) * | 1985-11-12 | 1994-08-24 | 日本電気株式会社 | 半導体記憶装置 |
| IT1189143B (it) * | 1986-05-16 | 1988-01-28 | Sgs Microelettronica Spa | Procedimento per la realizzazione dell'isolamento di circuiti integrati a elevatissima scala d'integrazione,in particolare in tecnologia mos e cmos |
| JPH0691212B2 (ja) * | 1986-10-07 | 1994-11-14 | 日本電気株式会社 | 半導体メモリ |
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1988
- 1988-01-21 JP JP63009458A patent/JPH01185936A/ja active Pending
-
1989
- 1989-01-13 EP EP19890100464 patent/EP0325161A3/en not_active Withdrawn
- 1989-01-17 KR KR8900438A patent/KR920003317B1/ko not_active IP Right Cessation
-
1991
- 1991-09-05 US US07/755,596 patent/US5148247A/en not_active Expired - Fee Related
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| JP4540320B2 (ja) * | 2003-09-19 | 2010-09-08 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP2006269789A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 半導体装置及びその製造方法 |
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| JP2015092593A (ja) * | 2007-01-09 | 2015-05-14 | マックスパワー・セミコンダクター・インコーポレイテッドＭａｘｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ． | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5148247A (en) | 1992-09-15 |
| EP0325161A2 (en) | 1989-07-26 |
| EP0325161A3 (en) | 1990-09-05 |
| KR920003317B1 (en) | 1992-04-27 |
| KR890012390A (ko) | 1989-08-26 |
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