JPH0691212B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0691212B2 JPH0691212B2 JP61239722A JP23972286A JPH0691212B2 JP H0691212 B2 JPH0691212 B2 JP H0691212B2 JP 61239722 A JP61239722 A JP 61239722A JP 23972286 A JP23972286 A JP 23972286A JP H0691212 B2 JPH0691212 B2 JP H0691212B2
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- JP
- Japan
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- region
- groove
- cell
- conductor layer
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- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高集積化に適した半導体メモリに関する。
半導体基板に環状に形成した溝の側壁に絶縁膜を介して
配置した電荷蓄積領域としての容量電極と、同じ溝内に
容量電極に対して絶縁膜を介して配置したセルプレート
と、溝に囲まれた半導体基板表面に配置したMOSFETで構
成される１トランジスター１キャパシタ型メモリセルが
1984年に開催された国際電子素子会議（IEDM）のアブス
トラクトP.240〜243に中島藩等によって「IVECセル（Is
olation-merged Vertecal Capacitor Cell）」として提
案されている。半導体基板と環状に形成した溝側壁の絶
縁膜と容量電極とで第１の容量素子を構成する外に容量
電極とセルプレートとその間の絶縁膜で第２の容量素子
を構成している。
配置した電荷蓄積領域としての容量電極と、同じ溝内に
容量電極に対して絶縁膜を介して配置したセルプレート
と、溝に囲まれた半導体基板表面に配置したMOSFETで構
成される１トランジスター１キャパシタ型メモリセルが
1984年に開催された国際電子素子会議（IEDM）のアブス
トラクトP.240〜243に中島藩等によって「IVECセル（Is
olation-merged Vertecal Capacitor Cell）」として提
案されている。半導体基板と環状に形成した溝側壁の絶
縁膜と容量電極とで第１の容量素子を構成する外に容量
電極とセルプレートとその間の絶縁膜で第２の容量素子
を構成している。
第３図（ａ）はかかるIVEC セルのビット線方向の断面
図、同図（ｂ）はワード線方向の断面図である。IVEC
セルの電荷蓄積領域はＰ型半導体基板111の表面に各セ
ル領域を囲むように形成した溝内側壁に絶縁膜119を介
して配置した導体層113で構成されている。従って、電
荷蓄積領域は各セル領域の外周に沿って一周している。
溝内では隣接するセルの電荷蓄積領域が形成されてお
り、これらの間には絶縁膜119を介して配置した導体層1
14で構成されたセルプレートが形成されており、このセ
ルプレートには一定電圧が供給されている。第１通電電
極（ソース又はドレイン領域）を構成するＮ型領域120
と第２通電電極（ドレイン又はソース領域）を構成する
Ｎ型領域121とワード線を構成する導体層123（ゲート電
極を兼ねている）でスイッチング用のMOSFETが構成され
ている。第１通電電極としてのＮ型領域120は溝内側壁
の絶縁膜119の一部を除去して電荷蓄積領域の導体層113
に接続され、第２通電電極としてのＮ型領域121はビッ
ト線を構成する導体層124に接続されている。導体層11
5,116,117,118は隣りのセルの電荷蓄積領域を構成し、1
25は半導体基板111とワード線としての導体層123との間
および導体層123と124との間を絶縁する絶縁膜である。
図、同図（ｂ）はワード線方向の断面図である。IVEC
セルの電荷蓄積領域はＰ型半導体基板111の表面に各セ
ル領域を囲むように形成した溝内側壁に絶縁膜119を介
して配置した導体層113で構成されている。従って、電
荷蓄積領域は各セル領域の外周に沿って一周している。
溝内では隣接するセルの電荷蓄積領域が形成されてお
り、これらの間には絶縁膜119を介して配置した導体層1
14で構成されたセルプレートが形成されており、このセ
ルプレートには一定電圧が供給されている。第１通電電
極（ソース又はドレイン領域）を構成するＮ型領域120
と第２通電電極（ドレイン又はソース領域）を構成する
Ｎ型領域121とワード線を構成する導体層123（ゲート電
極を兼ねている）でスイッチング用のMOSFETが構成され
ている。第１通電電極としてのＮ型領域120は溝内側壁
の絶縁膜119の一部を除去して電荷蓄積領域の導体層113
に接続され、第２通電電極としてのＮ型領域121はビッ
ト線を構成する導体層124に接続されている。導体層11
5,116,117,118は隣りのセルの電荷蓄積領域を構成し、1
25は半導体基板111とワード線としての導体層123との間
および導体層123と124との間を絶縁する絶縁膜である。
IVEC セルの主な特徴は、一定電圧の与えられるセルプ
レートとしての導体層1147が同じ溝内に存在することに
よりセル間干渉が生じず、溝が各セル領域を囲んで形成
されていることにより浅い溝深さで大きなセル容量が得
られ、ソフトエラー率が低く、広い素子分離領域が不要
であることにある。
レートとしての導体層1147が同じ溝内に存在することに
よりセル間干渉が生じず、溝が各セル領域を囲んで形成
されていることにより浅い溝深さで大きなセル容量が得
られ、ソフトエラー率が低く、広い素子分離領域が不要
であることにある。
ところが、IVEC セルは外周に沿つて溝を形成している
ために、各セル当たり１つのビット線との接続領域をＮ
型領域121に形成しなければならず、セル面積の微小化
に対して大きな障害になっている。また電荷蓄積領域を
構成する導体層113が高電位の場合に、溝側面の半導体
界面が反転状態になりやすく、この場合スイッチング用
MOSFETにリーク電流が流れて情報保持特性が悪化してし
まう。この状態は溝側面の半導体界面付近の不純物濃度
を高くすることによって改善されるが、一方でMOSFETの
通電電極を接合耐圧が低下してしまう。結局スイッチン
グ用MOSFETのリーク特性と通電電極の接合耐圧特性を両
立させることは困難であり、実用化に対して大きな障害
になっている。
ために、各セル当たり１つのビット線との接続領域をＮ
型領域121に形成しなければならず、セル面積の微小化
に対して大きな障害になっている。また電荷蓄積領域を
構成する導体層113が高電位の場合に、溝側面の半導体
界面が反転状態になりやすく、この場合スイッチング用
MOSFETにリーク電流が流れて情報保持特性が悪化してし
まう。この状態は溝側面の半導体界面付近の不純物濃度
を高くすることによって改善されるが、一方でMOSFETの
通電電極を接合耐圧が低下してしまう。結局スイッチン
グ用MOSFETのリーク特性と通電電極の接合耐圧特性を両
立させることは困難であり、実用化に対して大きな障害
になっている。
本発明のメモリセルは、半導体基板上に各セル領域の外
周に沿って形成した溝の側壁に絶縁膜を介して配置した
容量電極と、溝内に容量電極に対して絶縁膜を介して配
置したセルプレートと、各セル領域内にソース，ドレイ
ン，ゲートを形成したFETとを有し、セル領域外周の一
つの辺において溝内の容量電極とFETのソース又はドレ
インとが電気的に接続され、セル領域外周の他の辺の溝
内で容量電極およびセルプレートとは電気的に離間しFE
Tのドレイン又はソースとは接続した導電層を有し、こ
の導電層にビット線が接続されている構造を有してい
る。
周に沿って形成した溝の側壁に絶縁膜を介して配置した
容量電極と、溝内に容量電極に対して絶縁膜を介して配
置したセルプレートと、各セル領域内にソース，ドレイ
ン，ゲートを形成したFETとを有し、セル領域外周の一
つの辺において溝内の容量電極とFETのソース又はドレ
インとが電気的に接続され、セル領域外周の他の辺の溝
内で容量電極およびセルプレートとは電気的に離間しFE
Tのドレイン又はソースとは接続した導電層を有し、こ
の導電層にビット線が接続されている構造を有してい
る。
本発明によればセル領域外周の一辺に導体層を有し、こ
の導体層にビット線コンタクトがとられているので、隣
接セル２つに対し、１つのコンタクトで良く、集積密度
を高めることができる。
の導体層にビット線コンタクトがとられているので、隣
接セル２つに対し、１つのコンタクトで良く、集積密度
を高めることができる。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例のビット線方向の断面
図、同図（ｂ）はワード線方向の断面図であり、オープ
ンビット線構成に対応した実施例を示している。高不純
物濃度Ｐ型半導体基板11上にＰ型エピタキシャル領域12
が形成されている。各セル領域を囲む溝がＰ型エピタキ
シャル領域12からＰ型半導体基板11にかけて形成されて
おり、導体層13はこの溝内側壁に絶縁膜19を介して各セ
ル領域を囲むように配置されており、電荷蓄積領域を構
成している。各セル領域の外周の３辺、すなわちセル領
域内のFETと接続する部分を除いて、導体層13はその上
面が高不純物濃度Ｐ型半導体基板11とＰ型エピタキシャ
ル領域12との界面より下に位置している。導体層14は溝
内で電荷蓄積領域の導体層13に対して絶縁膜19を介して
配置されており、セルプレートを構成し、一定電位が供
給されている。また高不純物濃度Ｐ型基板11もセルプレ
ート、すなわち容量素子の電極の役割を持っている。導
体層15,16,17,18は隣りのセルの電荷蓄積領域を構成す
る。Ｎ型領域20はFETの第１通電電極（ソース又はドレ
イン領域）を構成し、セル領域の一辺の一部において電
荷蓄積領域の導体層13と電気的に接続している。Ｎ型領
域21はFETの第２通電電極（ドレイン又はソース領域）
を構成する。導体層22はセル領域の外周の一辺、たとえ
ばＮ型領域20と導体層13とが接続される辺に対向した辺
の一部において、溝の上部に埋め込まれており、溝の側
面においてＮ型領域21と電気的に接続している。導体層
23はFETのゲート電極を構成し、ワード線配線も兼ね
る。導体層24はビット線を構成し、導体層22およびFET
の第２通電電極としてのＮ型領域21に接続される。25は
絶縁膜である。溝は通常格子状に形成されているので導
体層14へのコンタクトはセル領域以外の任意の個所でで
きる。
図、同図（ｂ）はワード線方向の断面図であり、オープ
ンビット線構成に対応した実施例を示している。高不純
物濃度Ｐ型半導体基板11上にＰ型エピタキシャル領域12
が形成されている。各セル領域を囲む溝がＰ型エピタキ
シャル領域12からＰ型半導体基板11にかけて形成されて
おり、導体層13はこの溝内側壁に絶縁膜19を介して各セ
ル領域を囲むように配置されており、電荷蓄積領域を構
成している。各セル領域の外周の３辺、すなわちセル領
域内のFETと接続する部分を除いて、導体層13はその上
面が高不純物濃度Ｐ型半導体基板11とＰ型エピタキシャ
ル領域12との界面より下に位置している。導体層14は溝
内で電荷蓄積領域の導体層13に対して絶縁膜19を介して
配置されており、セルプレートを構成し、一定電位が供
給されている。また高不純物濃度Ｐ型基板11もセルプレ
ート、すなわち容量素子の電極の役割を持っている。導
体層15,16,17,18は隣りのセルの電荷蓄積領域を構成す
る。Ｎ型領域20はFETの第１通電電極（ソース又はドレ
イン領域）を構成し、セル領域の一辺の一部において電
荷蓄積領域の導体層13と電気的に接続している。Ｎ型領
域21はFETの第２通電電極（ドレイン又はソース領域）
を構成する。導体層22はセル領域の外周の一辺、たとえ
ばＮ型領域20と導体層13とが接続される辺に対向した辺
の一部において、溝の上部に埋め込まれており、溝の側
面においてＮ型領域21と電気的に接続している。導体層
23はFETのゲート電極を構成し、ワード線配線も兼ね
る。導体層24はビット線を構成し、導体層22およびFET
の第２通電電極としてのＮ型領域21に接続される。25は
絶縁膜である。溝は通常格子状に形成されているので導
体層14へのコンタクトはセル領域以外の任意の個所でで
きる。
かかる半導体メモリセルの動作方法はIVECセルと同様で
あり、通常の１トランジスター１キャパシタ型メモリセ
ルと同様である。
あり、通常の１トランジスター１キャパシタ型メモリセ
ルと同様である。
外周の一辺の一部において溝の上部に埋め込まれた導体
層22がＮ型領域21とともにFETの第２通電電極（ドレイ
ン又はソース領域）の一部として構成されるため、この
導体層22に隣りのセルと共通のビット線コンタクトを形
成することができる。高不純物濃度Ｐ型半導体基板11が
接している溝側面では、リーク電流の問題は生じない。
またＰ型エピタキシャル領域12が接している溝側面で
は、セルプレートに供給する一定電位を低電位、例えば
接地電圧に設定すればリーク電流の問題は生じない。さ
らにFETの通電電極が形成されつＰ型エピ領域12は不純
物濃度が高くないので接合耐圧が低下することはない。
層22がＮ型領域21とともにFETの第２通電電極（ドレイ
ン又はソース領域）の一部として構成されるため、この
導体層22に隣りのセルと共通のビット線コンタクトを形
成することができる。高不純物濃度Ｐ型半導体基板11が
接している溝側面では、リーク電流の問題は生じない。
またＰ型エピタキシャル領域12が接している溝側面で
は、セルプレートに供給する一定電位を低電位、例えば
接地電圧に設定すればリーク電流の問題は生じない。さ
らにFETの通電電極が形成されつＰ型エピ領域12は不純
物濃度が高くないので接合耐圧が低下することはない。
第２図（ａ）は本発明の他の実施例のピット線方向の断
面図、同図（ｂ）はワード線方向の断面図である。
面図、同図（ｂ）はワード線方向の断面図である。
第１図に示した一実施例と比較して、電荷蓄積領域を達
成する導体層13の上面を高不純物濃度Ｐ型半導体基板11
とＰ型エピタキシャル領域12の界面よりも下に位置させ
ている領域外周の３辺において、セルプレートを構成す
る導体層14の上面も上記界面よりも下に位置させ、溝の
上部は絶縁膜で埋め込まれている。Ｐ型エピタキシャル
領域12が接している溝側面では溝内に絶縁膜しか存在し
ないために、リーク電流の問題は生じない。他の利点に
関しては第１図に示した一実施例に対して説明したこと
が同様にあてはまる。
成する導体層13の上面を高不純物濃度Ｐ型半導体基板11
とＰ型エピタキシャル領域12の界面よりも下に位置させ
ている領域外周の３辺において、セルプレートを構成す
る導体層14の上面も上記界面よりも下に位置させ、溝の
上部は絶縁膜で埋め込まれている。Ｐ型エピタキシャル
領域12が接している溝側面では溝内に絶縁膜しか存在し
ないために、リーク電流の問題は生じない。他の利点に
関しては第１図に示した一実施例に対して説明したこと
が同様にあてはまる。
上に示した実施例において、高不純物濃度Ｐ型半導体基
板11の不純物濃度は１×1018cm-3以上が、Ｐ型エピタキ
シャル領域12の厚さは１〜３μｍ程度が望ましい。また
溝内側壁の絶縁膜19と、電荷蓄積領域としての導体層13
とセルプートとしての導体層14との間の絶縁膜19の厚さ
は5nm〜30nmが望ましく、複数の種類の絶縁膜を重ね合
わせた膜であってもよい。
板11の不純物濃度は１×1018cm-3以上が、Ｐ型エピタキ
シャル領域12の厚さは１〜３μｍ程度が望ましい。また
溝内側壁の絶縁膜19と、電荷蓄積領域としての導体層13
とセルプートとしての導体層14との間の絶縁膜19の厚さ
は5nm〜30nmが望ましく、複数の種類の絶縁膜を重ね合
わせた膜であってもよい。
以上説明の便宜上半導体基板にＰ型を、FETにＮ型チャ
ネルMOSFETを使用した実施例について説明したが、本発
明は他の導電型の半導体基板や他のチャンネル型のFET
を用いた場合にも適用できる。またオープンビット線構
成に対応した実施例について説明したが、本発明は折り
返しビット線構成にも対応できる。
ネルMOSFETを使用した実施例について説明したが、本発
明は他の導電型の半導体基板や他のチャンネル型のFET
を用いた場合にも適用できる。またオープンビット線構
成に対応した実施例について説明したが、本発明は折り
返しビット線構成にも対応できる。
以上説明したように、本発明の半導体メモリセルは、セ
ル間干渉が生じず、浅い溝深さで大きなセル容量が得ら
れ、ソフトエラー率が低く、素子分離領域が不要であ
る。しかもビット線コンタクトを溝の上に形成できるの
でビット線コンタクトを隣りのセルと共通にでき、セル
面積の微小化ができる。また溝側面の半導体界面が反転
状態になることがないため、情報保持特性が良好であ
り、FETの通電電極の良好な接合耐圧特性と両立させる
ことができる。
ル間干渉が生じず、浅い溝深さで大きなセル容量が得ら
れ、ソフトエラー率が低く、素子分離領域が不要であ
る。しかもビット線コンタクトを溝の上に形成できるの
でビット線コンタクトを隣りのセルと共通にでき、セル
面積の微小化ができる。また溝側面の半導体界面が反転
状態になることがないため、情報保持特性が良好であ
り、FETの通電電極の良好な接合耐圧特性と両立させる
ことができる。
第１図（ａ）は本発明の一実施例のビット線方向の断面
図、同図（ｂ）はワード線方向の断面図、第２図（ａ）
は本発明の他の実施例のビット線方向の断面図、同図
（ｂ）はワード線方向の断面図、第３図（ａ）は従来の
IVEC セルのビット線方向の断面図、同図（ｂ）はワー
ド線方向の断面図である。 11……高不純物濃度Ｐ型半導体基板、12……Ｐ型エピタ
キシャル領域、13,14,15,16,17,18……導体層、19,25…
…絶縁膜、20,21……Ｎ型領域、22,23,24……導体層、1
11……Ｐ型基板、113,114,115,116,117,118……導体
層、119,125……絶縁膜、120,121……Ｎ型領域、123,12
4……導体層。
図、同図（ｂ）はワード線方向の断面図、第２図（ａ）
は本発明の他の実施例のビット線方向の断面図、同図
（ｂ）はワード線方向の断面図、第３図（ａ）は従来の
IVEC セルのビット線方向の断面図、同図（ｂ）はワー
ド線方向の断面図である。 11……高不純物濃度Ｐ型半導体基板、12……Ｐ型エピタ
キシャル領域、13,14,15,16,17,18……導体層、19,25…
…絶縁膜、20,21……Ｎ型領域、22,23,24……導体層、1
11……Ｐ型基板、113,114,115,116,117,118……導体
層、119,125……絶縁膜、120,121……Ｎ型領域、123,12
4……導体層。
Claims (1)
- 【請求項１】半導体基板上にセル領域の外周に沿って形
成した溝の側壁に絶縁膜を介して配置した容量電極と、
前記溝内に前記容量電極に対して絶縁膜を介して配置し
たセルプレートと、各セル領域内にソース，ドレイン，
ゲートを形成したFETとを有し、前記セル領域の外周の
一つの辺において前記溝内の前記容量電極と前記FETの
ソース又はドレインとが電気的に接続され、他の辺の溝
内に前記容量電極および前記セルプレートに絶縁してか
つ前記ドレイン又はソースに接続した導電層を有し、こ
の導電層にビット線が接続されていることを特徴とする
半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239722A JPH0691212B2 (ja) | 1986-10-07 | 1986-10-07 | 半導体メモリ |
| EP87114591A EP0266572B1 (en) | 1986-10-07 | 1987-10-06 | Semiconductor memory device having a plurality of memory cells of single transistor type |
| DE8787114591T DE3775346D1 (de) | 1986-10-07 | 1987-10-06 | Halbleiter-speicheranordnung mit einer vielzahl von speicherzellen vom ein-transistortyp. |
| US07/105,373 US4866494A (en) | 1986-10-07 | 1987-10-07 | Semiconductor memory device having a plurality of memory cells of single transistor type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239722A JPH0691212B2 (ja) | 1986-10-07 | 1986-10-07 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6393147A JPS6393147A (ja) | 1988-04-23 |
| JPH0691212B2 true JPH0691212B2 (ja) | 1994-11-14 |
Family
ID=17048948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239722A Expired - Lifetime JPH0691212B2 (ja) | 1986-10-07 | 1986-10-07 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4866494A (ja) |
| EP (1) | EP0266572B1 (ja) |
| JP (1) | JPH0691212B2 (ja) |
| DE (1) | DE3775346D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01185936A (ja) * | 1988-01-21 | 1989-07-25 | Fujitsu Ltd | 半導体装置 |
| US5665622A (en) * | 1995-03-15 | 1997-09-09 | International Business Machines Corporation | Folded trench and rie/deposition process for high-value capacitors |
| EP0917203A3 (de) * | 1997-11-14 | 2003-02-05 | Infineon Technologies AG | Gain Cell DRAM Struktur und Verfahren zu deren Herstellung |
| JP3506645B2 (ja) * | 1999-12-13 | 2004-03-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US7102201B2 (en) * | 2004-07-15 | 2006-09-05 | International Business Machines Corporation | Strained semiconductor device structures |
| US8299455B2 (en) * | 2007-10-15 | 2012-10-30 | International Business Machines Corporation | Semiconductor structures having improved contact resistance |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161860A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 半導体メモリ装置 |
| EP0169938B1 (en) * | 1983-12-15 | 1989-03-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device having trenched capacitor |
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