JPH0621451A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0621451A JPH0621451A JP17538192A JP17538192A JPH0621451A JP H0621451 A JPH0621451 A JP H0621451A JP 17538192 A JP17538192 A JP 17538192A JP 17538192 A JP17538192 A JP 17538192A JP H0621451 A JPH0621451 A JP H0621451A
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- film
- oxide film
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Abstract
(57)【要約】
【目的】トレンチゲート構造ＭＯＳトランジスタの製造
工程を減らし製造コストを下げ、チャネル長を稼いだま
ま埋め込みチャネル形トランジスタを容易に形成する方
法を提供する。 【構成】ａ）シリコン基板表面に窒化膜を形成する工程
と、ｂ）半導体表面の所望の領域の窒化膜を除去する工
程と、ｃ）窒化膜を除去した領域を酸化する工程と、
ｄ）前記酸化膜をウエットエッチングにより除去する工
程と、ｅ）薄い酸化膜を形成する工程と、ｆ）半導体表
面の不純物濃度を調整する工程と、ｇ）ゲート電極材と
する物質をデポジションする工程と、ｈ）エッチバック
により、前記窒化膜の穴部に形成された酸化膜を除去す
ることにより形成された凹部のみゲート電極材を残し除
去する工程と、ｉ）ソース・ドレイン領域を形成する工
程と、からなる半導体装置の製造方法。
工程を減らし製造コストを下げ、チャネル長を稼いだま
ま埋め込みチャネル形トランジスタを容易に形成する方
法を提供する。 【構成】ａ）シリコン基板表面に窒化膜を形成する工程
と、ｂ）半導体表面の所望の領域の窒化膜を除去する工
程と、ｃ）窒化膜を除去した領域を酸化する工程と、
ｄ）前記酸化膜をウエットエッチングにより除去する工
程と、ｅ）薄い酸化膜を形成する工程と、ｆ）半導体表
面の不純物濃度を調整する工程と、ｇ）ゲート電極材と
する物質をデポジションする工程と、ｈ）エッチバック
により、前記窒化膜の穴部に形成された酸化膜を除去す
ることにより形成された凹部のみゲート電極材を残し除
去する工程と、ｉ）ソース・ドレイン領域を形成する工
程と、からなる半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にＭＯＳ形半導体装置の製造方法に関する。
特にＭＯＳ形半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のプレーナー技術によるＭＯＳ形半
導体装置の製造方法は、ポリシリコンゲートＮチャネル
ＭＯＳトランジスタの製造方法について説明すると、図
２に示すように、図２（ａ）のようにＰ形半導体基板２
００にＬＯＣＯＳ素子分離２０１形成後、ゲート酸化膜
２０２を形成し、図２（ｂ）のようにイオン注入により
チャネル不純物濃度を調整し、さらに図２（ｃ）のよう
にポリシリコンゲート電極２０３を形成し、図２（ｄ）
のようにソース・ドレイン拡散層２０４をイオン注入等
によりポリシリコンゲートに対してセルフアラインに形
成して層間絶縁膜２０５の形成と配線２０６を施すこと
で得られる。
導体装置の製造方法は、ポリシリコンゲートＮチャネル
ＭＯＳトランジスタの製造方法について説明すると、図
２に示すように、図２（ａ）のようにＰ形半導体基板２
００にＬＯＣＯＳ素子分離２０１形成後、ゲート酸化膜
２０２を形成し、図２（ｂ）のようにイオン注入により
チャネル不純物濃度を調整し、さらに図２（ｃ）のよう
にポリシリコンゲート電極２０３を形成し、図２（ｄ）
のようにソース・ドレイン拡散層２０４をイオン注入等
によりポリシリコンゲートに対してセルフアラインに形
成して層間絶縁膜２０５の形成と配線２０６を施すこと
で得られる。
【０００３】尚、図中２０７で示すのはチャネルドープ
層である。
層である。
【０００４】ところが、半導体装置とくに半導体集積回
路に対しては、年々高集積化の要求が高まっている。高
集積化に対して行われる素子の微細化の為にトランジス
タのチャネル長はより短くなることが要求されることと
なる。しかし、半導体集積回路の使用される環境は従来
とは変わらないために、素子に要求される耐圧・しきい
値電圧や許されるリーク電流は従来通りのままである。
ＭＯＳ形トランジスタに於て微細化の影響が表面に現れ
てくる耐圧は、接合耐圧やゲート絶縁膜耐圧やパンチス
ルー耐圧等が挙げられるが、そのなかでも微細化に一番
影響されるのはパンチスルー耐圧である。パンチスルー
耐圧を高くするためにはチャネル方向への空乏層の伸び
を抑えるためにチャネル領域の不純物濃度を上げる必要
がある。ところが、チャネル領域の不純物濃度を上げる
と接合の耐圧が減少したり、ＭＯＳトランジスタのオフ
時のリーク電流が増加したりする。
路に対しては、年々高集積化の要求が高まっている。高
集積化に対して行われる素子の微細化の為にトランジス
タのチャネル長はより短くなることが要求されることと
なる。しかし、半導体集積回路の使用される環境は従来
とは変わらないために、素子に要求される耐圧・しきい
値電圧や許されるリーク電流は従来通りのままである。
ＭＯＳ形トランジスタに於て微細化の影響が表面に現れ
てくる耐圧は、接合耐圧やゲート絶縁膜耐圧やパンチス
ルー耐圧等が挙げられるが、そのなかでも微細化に一番
影響されるのはパンチスルー耐圧である。パンチスルー
耐圧を高くするためにはチャネル方向への空乏層の伸び
を抑えるためにチャネル領域の不純物濃度を上げる必要
がある。ところが、チャネル領域の不純物濃度を上げる
と接合の耐圧が減少したり、ＭＯＳトランジスタのオフ
時のリーク電流が増加したりする。
【０００５】従ってそれを防ぐのには、素子サイズはな
るべく小さくしていってもチャネル長はできるだけ大き
く取ることが重要となってくる。
るべく小さくしていってもチャネル長はできるだけ大き
く取ることが重要となってくる。
【０００６】また、素子の微細化のためにソース・ドレ
イン領域の拡散深さは浅くなり、チャネル不純物濃度を
調整するために形成されるチャネルドープ層がソース・
ドレイン拡散層との間の接合容量を増加させるために半
導体集積回路の速度を遅くさせる原因になったり、接合
リーク電流が増加する原因となったりする。これを防ぐ
ためにはチャネルドープ層がチャネル直下のみにさらに
はドレイン領域より離れた位置に存在する必要がある。
しかし、フォトリソグラフィー技術を用いて部分的にイ
オン注入を行う方法は限界があるために理想的なチャネ
ルドープ層不純物分布の実現は難しい。
イン領域の拡散深さは浅くなり、チャネル不純物濃度を
調整するために形成されるチャネルドープ層がソース・
ドレイン拡散層との間の接合容量を増加させるために半
導体集積回路の速度を遅くさせる原因になったり、接合
リーク電流が増加する原因となったりする。これを防ぐ
ためにはチャネルドープ層がチャネル直下のみにさらに
はドレイン領域より離れた位置に存在する必要がある。
しかし、フォトリソグラフィー技術を用いて部分的にイ
オン注入を行う方法は限界があるために理想的なチャネ
ルドープ層不純物分布の実現は難しい。
【０００７】更に、素子サイズが小さくなってくると、
アスペクト比を大きくとれないために高さ方向もそれに
応じて低くする必要がある。ところが、従来のポリシリ
コンゲートを用いた場合、ポリシリコン膜厚を薄くしな
ければならず、それによりゲート電極の抵抗を増大させ
たり、イオン注入のマスクとしての機能を果たさなくな
る。従って、素子の微細化に対しゲート電極の膜厚を変
えずにトランジスタの高さを低くすることが必要であ
る。
アスペクト比を大きくとれないために高さ方向もそれに
応じて低くする必要がある。ところが、従来のポリシリ
コンゲートを用いた場合、ポリシリコン膜厚を薄くしな
ければならず、それによりゲート電極の抵抗を増大させ
たり、イオン注入のマスクとしての機能を果たさなくな
る。従って、素子の微細化に対しゲート電極の膜厚を変
えずにトランジスタの高さを低くすることが必要であ
る。
【０００８】そこで考案されたのが図３に示すトレンチ
ゲート形埋め込みＭＯＳトランジスター（以下、トレン
チトランジスタと呼ぶ）である。
ゲート形埋め込みＭＯＳトランジスター（以下、トレン
チトランジスタと呼ぶ）である。
【０００９】このトレンチトランジスタの形成工程をＮ
チャネルＭＯＳトランジスタを例に図３に従い簡単に説
明する。
チャネルＭＯＳトランジスタを例に図３に従い簡単に説
明する。
【００１０】はじめ、図３（ａ）に示すように、Ｐ形シ
リコン基板３００にチャネル部となる領域をフォトリソ
グラフィーとドライエッチングにより溝状３０１に形成
する。
リコン基板３００にチャネル部となる領域をフォトリソ
グラフィーとドライエッチングにより溝状３０１に形成
する。
【００１１】つぎに、図３（ｂ）に示すように溝部の角
を丸めるための丸め酸化を行なう。そして、図３（ｃ）
に示すように丸め酸化膜３０２を除去した後、ゲート絶
縁酸化膜３０３を形成し、チャネル部の不純物濃度を整
えるためにチャネルドープ３０４を行なう。このチャネ
ルドープ層は溝底部のみに形成されることことに注意が
必要である。
を丸めるための丸め酸化を行なう。そして、図３（ｃ）
に示すように丸め酸化膜３０２を除去した後、ゲート絶
縁酸化膜３０３を形成し、チャネル部の不純物濃度を整
えるためにチャネルドープ３０４を行なう。このチャネ
ルドープ層は溝底部のみに形成されることことに注意が
必要である。
【００１２】さらに、形成した溝にゲート電極とするポ
リシリコン３０５をポリシリコンのＣＶＤ法によるデポ
ジションとエッチバックを用いて埋め込む。
リシリコン３０５をポリシリコンのＣＶＤ法によるデポ
ジションとエッチバックを用いて埋め込む。
【００１３】次には図３（ｄ）の様に、ソース・ドレイ
ン拡散層３０６を形成し、最後に図３（ｆ）に示すよう
に層間絶縁膜３０７と配線３０８を施して完成する。
ン拡散層３０６を形成し、最後に図３（ｆ）に示すよう
に層間絶縁膜３０７と配線３０８を施して完成する。
【００１４】このトランジスタは、ソース・ドレインの
拡散深さを浅くすることによりチャネル長を平面寸法以
上に長くとることができ、チャネルドープはチャネル部
のみに効くようにイオン注入が可能であり、さらにはゲ
ート電極が埋め込まれているために段差が無いというこ
とで、従来構造のトランジスタの問題点をすべて解決し
ているように見えた。
拡散深さを浅くすることによりチャネル長を平面寸法以
上に長くとることができ、チャネルドープはチャネル部
のみに効くようにイオン注入が可能であり、さらにはゲ
ート電極が埋め込まれているために段差が無いというこ
とで、従来構造のトランジスタの問題点をすべて解決し
ているように見えた。
【００１５】
【発明が解決しようとする課題】ところが、従来のトレ
ンチトランジスタには以下のような問題点を有してい
た。
ンチトランジスタには以下のような問題点を有してい
た。
【００１６】チャネル部を溝の底のみで形成したトレン
チトランジスタについて考えてみると、チャネルは溝の
底と一致しているために平面的な寸法と実チャネル長が
等しくなるために通常のＭＯＳトランジスタに比べても
チャネル長を稼ぐことができず、トレンチトランジスタ
の一つの利点を失ってしまう。そこで、ソース・ドレイ
ン拡散を溝より浅くした構造のチャネルを溝側面と底部
の両方で形成したトレンチトランジスタについて以下に
考えてみる。
チトランジスタについて考えてみると、チャネルは溝の
底と一致しているために平面的な寸法と実チャネル長が
等しくなるために通常のＭＯＳトランジスタに比べても
チャネル長を稼ぐことができず、トレンチトランジスタ
の一つの利点を失ってしまう。そこで、ソース・ドレイ
ン拡散を溝より浅くした構造のチャネルを溝側面と底部
の両方で形成したトレンチトランジスタについて以下に
考えてみる。
【００１７】チャネル領域は、ドライエッチングにより
溝を堀り形成しているために、チャネル部のシリコン結
晶へのダメージが大きく界面準位密度が増加してしまう
上に、溝の底部の角のゲート酸化膜への電界ストレス大
きくゲート耐圧を落とす原因となる。そこで通常は、溝
形成後表面を熱酸化し酸化膜を除去することで丸め酸化
を行なっている。また、丸め酸化を行なっても形状的に
は鋭角な部分が生じるために耐圧的には不利になってい
る。
溝を堀り形成しているために、チャネル部のシリコン結
晶へのダメージが大きく界面準位密度が増加してしまう
上に、溝の底部の角のゲート酸化膜への電界ストレス大
きくゲート耐圧を落とす原因となる。そこで通常は、溝
形成後表面を熱酸化し酸化膜を除去することで丸め酸化
を行なっている。また、丸め酸化を行なっても形状的に
は鋭角な部分が生じるために耐圧的には不利になってい
る。
【００１８】また、溝の側壁はほぼ垂直に立っているた
めにイオン注入によるチャネルドープの注入イオンは溝
側面に注入するのが困難である。従って埋め込みチャネ
ル形ＭＯＳトランジスタの形成は非常に困難となる。こ
れは、次のような問題を有する。トレンチトランジスタ
の形成工程においてゲート電極をＮチャネル部とＰチャ
ネル部のそれぞれで異なる導電型のポリシリコンを埋め
込むことは、非常に工程数を増加させる。そこで、工程
を短くするためにゲート電極を例えばＮ形ポリシリコン
に限定した場合、Ｐチャネル部のしきい値電圧は非常に
高くなり半導体集積回路に用いることはほぼ不可能とな
る。従って、高集積な集積回路にＣＭＯＳ回路を用いる
ことはできなくなる。これは、高集積化とともに半導体
集積回路に要求されている低消費電力の要求を満たすこ
とができず致命的な欠点となる。そこで、本発明は従来
のトレンチトランジスタの欠点を改善し、工程的にも簡
単なトレンチトランジスタの製造方法を提供することを
目的とする。
めにイオン注入によるチャネルドープの注入イオンは溝
側面に注入するのが困難である。従って埋め込みチャネ
ル形ＭＯＳトランジスタの形成は非常に困難となる。こ
れは、次のような問題を有する。トレンチトランジスタ
の形成工程においてゲート電極をＮチャネル部とＰチャ
ネル部のそれぞれで異なる導電型のポリシリコンを埋め
込むことは、非常に工程数を増加させる。そこで、工程
を短くするためにゲート電極を例えばＮ形ポリシリコン
に限定した場合、Ｐチャネル部のしきい値電圧は非常に
高くなり半導体集積回路に用いることはほぼ不可能とな
る。従って、高集積な集積回路にＣＭＯＳ回路を用いる
ことはできなくなる。これは、高集積化とともに半導体
集積回路に要求されている低消費電力の要求を満たすこ
とができず致命的な欠点となる。そこで、本発明は従来
のトレンチトランジスタの欠点を改善し、工程的にも簡
単なトレンチトランジスタの製造方法を提供することを
目的とする。
【００１９】
【課題を解決するための手段】課題を解決するために、
ＭＯＳ形半導体装置の製造工程に於いて、ａ）シリコン
基板表面に窒化膜を形成する工程と、ｂ）半導体表面の
所望の領域の窒化膜を除去する工程と、ｃ）窒化膜を除
去した領域を酸化する工程と、ｄ）前記酸化膜をウエッ
トエッチングにより除去する工程と、ｅ）ゲート酸化膜
を形成する工程と、ｆ）半導体表面の不純物濃度を調整
する工程と、ｇ）ゲート電極材とする物質をデポジショ
ンする工程と、ｈ）エッチバックにより、前記窒化膜の
穴部に形成された酸化膜を除去することにより形成され
た凹部のみゲート電極材を残し除去する工程と、ｉ）ソ
ース・ドレイン領域を形成する工程と、からなることを
特徴とする。
ＭＯＳ形半導体装置の製造工程に於いて、ａ）シリコン
基板表面に窒化膜を形成する工程と、ｂ）半導体表面の
所望の領域の窒化膜を除去する工程と、ｃ）窒化膜を除
去した領域を酸化する工程と、ｄ）前記酸化膜をウエッ
トエッチングにより除去する工程と、ｅ）ゲート酸化膜
を形成する工程と、ｆ）半導体表面の不純物濃度を調整
する工程と、ｇ）ゲート電極材とする物質をデポジショ
ンする工程と、ｈ）エッチバックにより、前記窒化膜の
穴部に形成された酸化膜を除去することにより形成され
た凹部のみゲート電極材を残し除去する工程と、ｉ）ソ
ース・ドレイン領域を形成する工程と、からなることを
特徴とする。
【００２０】
【実施例】以下に、本発明の１実施例として図１に示す
ＮチャネルＭＯＳトランジスタの製造方法について説明
する。
ＮチャネルＭＯＳトランジスタの製造方法について説明
する。
【００２１】まず、図１（ａ）に示すように、不純物濃
度５ｘ１０16ｃｍ-3のＰ形シリコン基板１００に、表面
を１ｎｍ酸化させた後、ポリシリコン膜１０１を５ｎｍ
敷きその上に窒化膜１０２を３００ｎｍの厚さでＣＶＤ
法によりデポジションを行い、フォトリソグラフィー工
程・ドライエッチング工程を経てチャネル部の窒化膜１
０２・ポリシリコン膜１０１をチャネル長０．５μｍの
幅で除去する。
度５ｘ１０16ｃｍ-3のＰ形シリコン基板１００に、表面
を１ｎｍ酸化させた後、ポリシリコン膜１０１を５ｎｍ
敷きその上に窒化膜１０２を３００ｎｍの厚さでＣＶＤ
法によりデポジションを行い、フォトリソグラフィー工
程・ドライエッチング工程を経てチャネル部の窒化膜１
０２・ポリシリコン膜１０１をチャネル長０．５μｍの
幅で除去する。
【００２２】次に図１（ｂ）に示すように、ウエット雰
囲気中で摂氏９００〜１０００度の温度の炉を用いて、
５〜１０時間の酸化をすることで窒化膜の窓の部分に酸
化膜１０３を６００〜１０００ｎｍ形成する。
囲気中で摂氏９００〜１０００度の温度の炉を用いて、
５〜１０時間の酸化をすることで窒化膜の窓の部分に酸
化膜１０３を６００〜１０００ｎｍ形成する。
【００２３】その次に図１（ｃ）に示すように、熱りん
酸により窒化膜１０２を除去した後、フッ酸でウエット
エッチを行い前記の酸化膜１０３を除去し、ゲート酸化
膜１０４をウエット雰囲気中で摂氏９００〜１０００度
の条件で１０分ほど熱酸化をして１５ｎｍの厚さとす
る。この酸化膜の膜質を安定させるためには窒素ガス雰
囲気中で摂氏約１０００度で３０分弱アニールするとよ
い。
酸により窒化膜１０２を除去した後、フッ酸でウエット
エッチを行い前記の酸化膜１０３を除去し、ゲート酸化
膜１０４をウエット雰囲気中で摂氏９００〜１０００度
の条件で１０分ほど熱酸化をして１５ｎｍの厚さとす
る。この酸化膜の膜質を安定させるためには窒素ガス雰
囲気中で摂氏約１０００度で３０分弱アニールするとよ
い。
【００２４】ここで、従来のトレンチトランジスタの形
成工程と比べてみると丸め酸化の工程が不要となってい
ることが分かる。
成工程と比べてみると丸め酸化の工程が不要となってい
ることが分かる。
【００２５】更に、図１（ｄ）に示すようにイオン注入
法を用いてチャネル部へチャネルドープを行う。注入条
件は本実施例においては加速エネルギー８０ＫｅＶ・ド
ーズ量３．３ｘ１０12ｃｍ-2でボロンのイオン注入を行
う。このイオン注入の注入角は基板に対してほぼ垂直に
行うと、チャネル中央部の不純物濃度が一番高い分布と
なる。これは、チャネルドープ層１０５とドレイン拡散
層１０８による接合のリーク電流を抑える効果がある。
このイオン注入の注入角度をソース側により多くイオン
注入されるように斜めイオン注入法を用いれば、さらに
特性は向上する。（ただしソース・ドレインの対称性は
失ってしまう。）また、溝の側壁が垂直ではないために
埋め込みチャネルを形成する場合、回転式斜めイオン注
入を用いて溝の側壁部と底部のなす角の２等分線方向か
らイオンビームを入射する事により埋め込みチャネル層
が均一に形成可能である。従って、従来のトレンチトラ
ンジスタの形成方法ではチャネル長を稼ぎながら埋め込
みチャネルを形成することは不可能であったが、本発明
によりそれが可能となっている。
法を用いてチャネル部へチャネルドープを行う。注入条
件は本実施例においては加速エネルギー８０ＫｅＶ・ド
ーズ量３．３ｘ１０12ｃｍ-2でボロンのイオン注入を行
う。このイオン注入の注入角は基板に対してほぼ垂直に
行うと、チャネル中央部の不純物濃度が一番高い分布と
なる。これは、チャネルドープ層１０５とドレイン拡散
層１０８による接合のリーク電流を抑える効果がある。
このイオン注入の注入角度をソース側により多くイオン
注入されるように斜めイオン注入法を用いれば、さらに
特性は向上する。（ただしソース・ドレインの対称性は
失ってしまう。）また、溝の側壁が垂直ではないために
埋め込みチャネルを形成する場合、回転式斜めイオン注
入を用いて溝の側壁部と底部のなす角の２等分線方向か
らイオンビームを入射する事により埋め込みチャネル層
が均一に形成可能である。従って、従来のトレンチトラ
ンジスタの形成方法ではチャネル長を稼ぎながら埋め込
みチャネルを形成することは不可能であったが、本発明
によりそれが可能となっている。
【００２６】次に、図１（ｅ）に示すようにポリシリコ
ン膜１０６をＣＶＤ法により基板表面に厚さ１μｍほど
デポジションする。
ン膜１０６をＣＶＤ法により基板表面に厚さ１μｍほど
デポジションする。
【００２７】そして、図１（ｆ）に示すようにエッチバ
ックを行いチャネル凹部にのみポリシリコンを残す。さ
らに、ゲート酸化膜の弱くなった所を回復させるため
に、酸素雰囲気中で摂氏９５０度程度で約３０分酸化し
た後で、窒素雰囲気中で摂氏１０００度前後の温度で更
に約３０分アニールを行う。ここでの酸化はゲートのド
レイン端の酸化膜厚を厚くするためにゲート−ドレイン
間の破壊耐圧を向上する。
ックを行いチャネル凹部にのみポリシリコンを残す。さ
らに、ゲート酸化膜の弱くなった所を回復させるため
に、酸素雰囲気中で摂氏９５０度程度で約３０分酸化し
た後で、窒素雰囲気中で摂氏１０００度前後の温度で更
に約３０分アニールを行う。ここでの酸化はゲートのド
レイン端の酸化膜厚を厚くするためにゲート−ドレイン
間の破壊耐圧を向上する。
【００２８】次に、図１（ｇ）に示すように燐を加速エ
ネルギー約２００ＫｅＶ・ドーズ量約２ｘ１０13ｃｍ-2
の条件でイオン注入し、そのうえヒ素を加速エネルギー
約６０〜１００ＫｅＶ・ドーズ量約５ｘ１０15ｃｍ-2の
イオン注入を行い摂氏９５０度で３０分程度アニールを
行い、ソース・ドレイン領域を形成する。図中１０７で
示すのは燐によるソース・ドレインオフセット拡散層で
あり、１０８で示すのはソース・ドレイン拡散層であ
る。
ネルギー約２００ＫｅＶ・ドーズ量約２ｘ１０13ｃｍ-2
の条件でイオン注入し、そのうえヒ素を加速エネルギー
約６０〜１００ＫｅＶ・ドーズ量約５ｘ１０15ｃｍ-2の
イオン注入を行い摂氏９５０度で３０分程度アニールを
行い、ソース・ドレイン領域を形成する。図中１０７で
示すのは燐によるソース・ドレインオフセット拡散層で
あり、１０８で示すのはソース・ドレイン拡散層であ
る。
【００２９】最後に、図１（ｈ）に示すように層間絶縁
膜１０９形成後、アルミニュウム配線１１０を施すこと
によりしきい値電圧が０．７Ｖ・オフ耐圧１０Ｖ・オン
耐圧８Ｖ・平面的チャネル長０．５μｍである目的の半
導体装置が得られる。
膜１０９形成後、アルミニュウム配線１１０を施すこと
によりしきい値電圧が０．７Ｖ・オフ耐圧１０Ｖ・オン
耐圧８Ｖ・平面的チャネル長０．５μｍである目的の半
導体装置が得られる。
【００３０】
【発明の効果】本発明によれば、トレンチトランジスタ
の特徴であるトランジスタの平面的なサイズを小さくし
てもチャネル長を稼ぐことが出来るという特徴をもつた
めに、従来どおりのリーク電流を許容した場合、このパ
ンチスルー耐圧では限界だと考えられていたチャネル長
０．８μｍに対して、本実施例では平面的には０．５μ
ｍのサイズのトランジスタが得られた。又、チャネルド
ープのイオン注入が垂直イオン注入のばあいでもチャネ
ル中央部の不純物濃度が高くなるように行われるため
に、ドレイン端の不純物濃度が抑えられ接合耐圧が１５
％改善された。
の特徴であるトランジスタの平面的なサイズを小さくし
てもチャネル長を稼ぐことが出来るという特徴をもつた
めに、従来どおりのリーク電流を許容した場合、このパ
ンチスルー耐圧では限界だと考えられていたチャネル長
０．８μｍに対して、本実施例では平面的には０．５μ
ｍのサイズのトランジスタが得られた。又、チャネルド
ープのイオン注入が垂直イオン注入のばあいでもチャネ
ル中央部の不純物濃度が高くなるように行われるため
に、ドレイン端の不純物濃度が抑えられ接合耐圧が１５
％改善された。
【００３１】更に、斜めイオン注入を用いた場合は、ソ
ース端のチャネルドープ層の不純物濃度が上げられ為に
さらに特性が改善されるのは言うまでもない。
ース端のチャネルドープ層の不純物濃度が上げられ為に
さらに特性が改善されるのは言うまでもない。
【００３２】又、溝の側壁が垂直になってはいないが構
造的にＬＤＤを形成するのにポリシリコンゲートの側壁
保護膜を形成する工程が省けるというトレンチトランジ
スタの特徴は失っていない。
造的にＬＤＤを形成するのにポリシリコンゲートの側壁
保護膜を形成する工程が省けるというトレンチトランジ
スタの特徴は失っていない。
【００３３】そして、ポリシリコンゲート電極による段
差もトレンチトランジスタ同様に小さくすることが可能
となっている。また、溝の形状について見ると側壁が寝
ているためにポリシリコンゲート膜を埋め込むときＣＶ
Ｄ膜のつき周りがよく、そのためにデポジション膜厚を
薄くできる。
差もトレンチトランジスタ同様に小さくすることが可能
となっている。また、溝の形状について見ると側壁が寝
ているためにポリシリコンゲート膜を埋め込むときＣＶ
Ｄ膜のつき周りがよく、そのためにデポジション膜厚を
薄くできる。
【００３４】その上に、この構造を埋め込みチャネル形
ＰチャネルＭＯＳトランジスタに応用した場合、従来の
トレンチトランジスタと異なり埋め込みチャネル層がソ
ース−ドレイン領域をつなぐように形成できるようにな
った。そのため従来のトレンチトランジスタの製造方法
では不可能であった埋め込みチャネルＭＯＳトランジス
タの平面的なチャネル長を減らすことが可能となった。
したがって、平面寸法の小さなＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタを同時に形成で
き、集積回路へ用いるのに好都合となった。
ＰチャネルＭＯＳトランジスタに応用した場合、従来の
トレンチトランジスタと異なり埋め込みチャネル層がソ
ース−ドレイン領域をつなぐように形成できるようにな
った。そのため従来のトレンチトランジスタの製造方法
では不可能であった埋め込みチャネルＭＯＳトランジス
タの平面的なチャネル長を減らすことが可能となった。
したがって、平面寸法の小さなＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタを同時に形成で
き、集積回路へ用いるのに好都合となった。
【００３５】さらに、この製造方法によれば溝形成時に
酸化とウエットエッチにより形成できるために通常のＭ
ＯＳトランジスタに比べてもチャネルの界面準位を増加
させることがなく、あらためて溝部の丸め酸化するも必
要なくなるために酸化および酸化膜除去の２工程が削減
できコストを低減できる。
酸化とウエットエッチにより形成できるために通常のＭ
ＯＳトランジスタに比べてもチャネルの界面準位を増加
させることがなく、あらためて溝部の丸め酸化するも必
要なくなるために酸化および酸化膜除去の２工程が削減
できコストを低減できる。
【図１】本発明の半導体装置の製造方法を示す図。
【図２】従来のプレーナー型ＭＯＳ半導体装置の製造方
法を表わす図。
法を表わす図。
【図３】従来のトレンチゲートＭＯＳ型トランジスタの
製造方法を示す図。
製造方法を示す図。
１００．．．Ｐ形シリコン基板 １０１．．．ポリシリコン膜 １０２．．．窒化シリコン膜 １０３．．．酸化膜 １０４．．．ゲート絶縁酸化膜 １０５．．．チャネルドープ層 １０６．．．ポリシリコンゲート電極膜 １０７．．．ソース・ドレインオフセット拡散層 １０８．．．ソース・ドレイン拡散層 １０９．．．層間絶縁膜 １１０．．．アルミニュウム配線 ２００．．．Ｐ形シリコン基板 ２０１．．．ＬＯＣＯＳ素子分離膜 ２０２．．．ゲート絶縁酸化膜 ２０３．．．ゲート電極 ２０４．．．ソース・ドレイン拡散層 ２０５．．．層間絶縁膜 ２０６．．．アルミニュウム配線 ２０７．．．チャネルドープ層 ３００．．．Ｐ形シリコン基板 ３０１．．．溝部 ３０２．．．丸め酸化膜 ３０３．．．ゲート絶縁酸化膜 ３０４．．．チャネルドープ層 ３０５．．．ポリシリコンゲート電極 ３０６．．．ソース・ドレイン拡散層 ３０７．．．層間絶縁膜 ３０８．．．アルミニュウム配線
Claims (7)
- 【請求項１】 ＭＯＳ形半導体装置の製造工程に於い
て、 ａ）シリコン基板表面に窒化膜を形成する工程と、 ｂ）半導体表面の所望の領域の窒化膜を除去する工程
と、 ｃ）窒化膜を除去した領域を酸化する工程と、 ｄ）前記酸化膜をウエットエッチングにより除去する工
程と、 ｅ）薄い酸化膜を形成する工程と、 ｆ）半導体表面の不純物濃度を調整する工程と、 ｇ）ゲート電極材とする物質をデポジションする工程
と、 ｈ）エッチバックにより、前記窒化膜の穴部に形成され
た酸化膜を除去することにより形成された凹部のみゲー
ト電極材を残し除去する工程と、 ｉ）ソース・ドレイン領域を形成する工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項２】 ＭＯＳ形半導体装置の製造工程に於い
て、 ａ）シリコン基板表面に窒化膜を形成する工程と、 ｂ）半導体表面の所望の領域の窒化膜を除去する工程
と、 ｃ）窒化膜を除去した領域を酸化する工程と、 ｄ）前記酸化膜をウエットエッチングにより除去する工
程と、 ｅ）薄い酸化膜を形成する工程と、 ｆ）半導体表面の不純物濃度を調整する工程と、 ｇ）シリコンを主成分とする導電膜をデポジションする
工程と、 ｈ）エッチバックにより、前記窒化膜の穴部に形成され
た酸化膜を除去することにより形成された凹部のみ前記
のシリコンを主成分とする膜を残し除去する工程と、 ｉ）熱酸化によりチャネル両端の酸化膜を厚くする工程
と、 ｋ）ソース・ドレイン領域を形成する工程と、 からなることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 チャネル領域の不純物濃度を調整するた
めのイオン注入のイオンビームの入射角を基板に対して
傾けることにより、チャネルのソース側のチャネルドー
プ層のチャネル不純物濃度が高くなることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項４】 ソース・ドレイン形成時、高エネルギー
のイオン注入による薄い不純物濃度領域形成工程と、低
エネルギーのイオン注入による濃い不純物濃度領域形成
工程の２回のイオン注入により行なわれることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】 ソース・ドレイン形成時、高拡散定数不
純物のイオン注入と、低拡散定数不純物のイオン注入の
２回のイオン注入により行なわれ、その後アニールによ
り、濃い拡散領域と薄い拡散領域を形成することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項６】 埋め込み型チャネル構造をもつトランジ
スタの製造工程に於いて、埋め込みチャネル形成のため
のイオン注入が回転斜めイオン注入法を用いていること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項７】 回転斜めイオン注入の注入角度が、溝側
壁と底部のなす角のほぼ２等分線方向から行なわれるこ
とを特徴とした請求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17538192A JPH0621451A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17538192A JPH0621451A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621451A true JPH0621451A (ja) | 1994-01-28 |
Family
ID=15995116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17538192A Pending JPH0621451A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621451A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960271A (en) * | 1996-09-18 | 1999-09-28 | Advanced Micro Devices, Inc. | Short channel self-aligned VMOS field effect transistor |
| KR100302595B1 (ko) * | 1998-11-10 | 2001-10-19 | 김영환 | 모스트랜지스터제조방법 |
| DE102005026315A1 (de) * | 2005-03-18 | 2006-09-21 | Hynix Semiconductor Inc., Ichon | Verfahren zur Herstellung eines Halbleiterbauelements |
| CN114078966A (zh) * | 2020-08-13 | 2022-02-22 | 复旦大学 | 一种复合沟道结构的射频AlGaN/GaN器件及其制造方法 |
-
1992
- 1992-07-02 JP JP17538192A patent/JPH0621451A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960271A (en) * | 1996-09-18 | 1999-09-28 | Advanced Micro Devices, Inc. | Short channel self-aligned VMOS field effect transistor |
| KR100302595B1 (ko) * | 1998-11-10 | 2001-10-19 | 김영환 | 모스트랜지스터제조방법 |
| DE102005026315A1 (de) * | 2005-03-18 | 2006-09-21 | Hynix Semiconductor Inc., Ichon | Verfahren zur Herstellung eines Halbleiterbauelements |
| US7332397B2 (en) | 2005-03-18 | 2008-02-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| DE102005026315B4 (de) * | 2005-03-18 | 2010-11-25 | Hynix Semiconductor Inc., Icheon | Verfahren zur Herstellung eines Halbleiterbauelements |
| CN114078966A (zh) * | 2020-08-13 | 2022-02-22 | 复旦大学 | 一种复合沟道结构的射频AlGaN/GaN器件及其制造方法 |
| CN114078966B (zh) * | 2020-08-13 | 2023-12-01 | 复旦大学 | 一种复合沟道结构的射频AlGaN/GaN器件及其制造方法 |
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