KR900008620B1 - 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1a도-제1m도는 본 발명을 설명하기 위한 각 공정별 수직단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 제1 산화막
3 : 제1 질화막 4 : 포토레지스트
5 : 제1 스팀 산화막 6 : 제2 스팀 산화막
7 : 보론층 8 : 제2 산화막
9 : 제2 질화막 10 : 채널스톱영역
11 : 포토레지스트 12 : 포토레지스트
13 : 비소층 14 : 제3 산화막
15 : 제1 폴리 16 : 제1 폴리 산화막
17 : 제2 폴리 18 : PSG
19 : 메탈
본 발명은 커패시터와 트랜지스터로 이루어지는 반도체 장치의 제조방법에 관한 것으로, 특히 1트랜지스터, 1커패시터의 DRAM셀에서 커패시터의 용량이 커지게 되고 제조 공정이 단순하게 되는 반도체 메모리 장치의 제조방법에 관한 것이다.
종래의 DRAM셀의 제조방법에서는 커패시터에 축적되는 정보량을 향상시키기 위해서 드라이에칭에 의한 트랜치형을 이용하고 있었다. 그러나 이러한 방법에서는 트랜치의 길이와 폭의 조절이 까다롭고 그의 세정작업이 어려웠으며, 또한 커패시터 형성부위의 α입자에 대한 면역성을 주기 위해 기판과 동일 도전형의 불순물을 커패시터 영역에 이온을 주입시킬때 원하는 부위의 이온 주입을 위한 포토레티클(Reticle : 마스크) 공정이 필요하게 된다. 또한 필드산화막 성장시 질화막 패턴의 가장자리를 따라 생성되는 화이트 리본(White ribbon : 일종의 SixNg성 이물질)을 제거하기 위해 희생산화(Sacrifical oxidation)공정이 뒤따르므로 반도체 제조공정이 복잡하게 되는 문제가 있었다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 커패시터의 단면적을 넓혀주어 셀의 전기적 특성이 향상되도록 하고, 커패시터 형성영역에 이온을 주입할때 포토레티클 없이도 α입자에 강한 면역성을 가지도록하며, 또한 필드산화막 성장시 절화막과의 반응으로 생성되는 화이트 리본 결합과 엑티브 영역에서의 질화막 파티클에 의한 제품의 특성(예를 들어 누설전류의 증가) 저하를 방지할 수 있게되는 반도체 메모리장치의 제조방법을 제공하는 것을 목적으로 한 것이다.
본 발명의 특징은 2번에 걸친 스팀 산화공정을 통하여 커패시터 영역의 단면적을 넓혀준다는데 있으며, 여기에 질화막을 마스크로하여 실리콘 기판과 동일도전형의 불순물을 주입하는 것으로 커패시터가 α입자에 대한 면역성을 키워준다는데 있다. 또한 상기 공정이후 인산처리 공정을 통하여 화이트 리본 및 질화막 파티클이 발생되는 것을 방지하게 된다는게 있다.
이하 첨부도면에 따라 본 발명의 제조방법을 설명하면 다음과 같다.
A) p형 실리콘 기판(1) 상에 통상의 열산화법으로 200-400Å의 제1 산화막(2)을 기르고, 상기 제1 산화막(2)위에 감압 CVD법으로 1000-1800Å의 제1 질화막(3)을 형성한후, 사진 및 식각공정을 통하여 스토리 커패시터 영역을 한정한다.
B) 커패시터가 형성될 영역에 950-1050℃의 고온 및 스팀분위기에서 3000-4000Å의 제1 스팀 산화막(5)을 성장시킨다.
C) 제1 스팀 산화막(5)을 NH4F와 HF의 비가 7 : 1인 희석 불산용액으로 식각한다.
D) 열산화법으로 5000-6000Å의 제2 스팀 산화막(6)을 성장시킨다.
통상적으로 실리콘 기판을 스팀 분위기에서 산화하게 되면 실리콘 기판의 실리콘이 소모되어 산화막을 형성하게 되는데, 여기에서, 이미 성장된 제1 산화막(2)을 식각하고 다시 상기한 제2 산화막(6)을 성장시키면 실리콘 기판쪽으로 더욱 넓은 산화막이 길러지게 된다.
E) 상기한 (C)공정에서의 희석붕산용액으로 제2 스팀 산화막(6)을 식각하고 난후, 제1 질화막(3)을 마스크로하여 실리콘 기판(1)과 동일 도전형의 불순물인 BF2를 에너지 30-50KeV로 이온주입하는 것으로 α입자에 강한 면역성을 가지는 구형의 커패시터용 보론층(7)을 형성한다.
F) 실리콘 기판(1) 상의 제1 산화막(2)과 제1 질화막(3)을 식각한다.
G) 실리콘 기판(1) 상부 전면에 제2 산화막(8)과 제2 질화막(9)을 상기 A)공정과 같은 방법으로 성장시킨다.
H) 구형의 커패시터 영역이 형성된 실리콘 기판(1) 상부에 DRAM셀의 엑티브 영역과 필드영역을 구분하기 위한 채널 스톱영역(10)을 포토레지스트(11)로 한정하여 형성한다. 이 채널스톱영역(10)을 형성하기 위해서 실리콘 기판(1)과 동일도전형의 불순물인 보론을 에너지 50KeV 도우스 1E12-1E13/㎠로 주입한다.
I) 상기 스톱채널영역(10)에 셀과 셀의 분리를 위한 필드 산화막(20)을 스팀분위기에서 5000-6500Å으로 성장시킨다.
J) 제2 산화막(8)과 제2 질화막(9)을 습식 식각한 다음 H3PO4(인산)용액으로 150-185℃에서 10-50분간 식각한다. 이 H3PO4용액은 상기 (B), (D)공정에서의 스팀산화막(5, 6)에 의해 커패시터 영역에 남은 질화막 성분의 이물질(SixNg성) 및 제(I)공정에서의 필드산화막 성장시에는 발생하는 질화막 패턴의 가장자리 부위에 생성된 질화막(SixNg) 성분의 화이트 리본 결합을 완전히 제거하게 된다.
상기 H3PO4처리후 HCL(염산)과 과산화수소(H2O2)의 혼합용액을 이용하여 실리콘 기판표면의 중금속이온을 씻어낸다.
K) 산소 분위기에서 100-180Å의 제3 산화막(14)을 성장시키고, 포토레지스트(12)를 씌운뒤, 커패시터의 정선 커패시턴스와 표면 커패시턴스를 향상시키기 위해, 실리콘 기판(1)과 반대 도전형이면서 원자핵이 큰 As(비소)를 에너지 80-120KeV, 도우스 5E13-3E14/㎠으로 주입하여 비소층(13)을 형성한다.
L) 커패서터 전극용 제1 폴리(15)를 LPCVD법을 사용하여 2500-4000Å으로 형성하고, 상기 제1 폴리(15)를 30-45°경사로 식각하기 위해 제1 폴리(15) 증착후 p(인) 또는 As를 에너지 40KeV 도우스 2E14-2E15/㎠으로 주입한다음, 제2 폴리실리콘과의 절연을 위해 제1 폴리 산화막(16)을 스팀분위기에서 400-600Å으로 성장시킨다.
이때 상기 산화막(16)은 제1 폴리(15) 위에는 1500-2500Å, 그 이외의 실리콘 기판 깊면에서는 400-600Å으로 성장되는데, 이는 각막질의 표면 농도차이로 나타나는 현상이다.
M) 게이트부분의 제1 폴리 산화막(16)을 분산용액으로 식각하고 산소분위에서 300-350Å 정도의 게이트 산화막을 성장한다. 이어서 제2 폴리(17)로 트랜지스터의 게이트 전극을 형성하고 소오스 및 드레인 영역을 한정하여 형성한 다음 PSG(18)를 침적시키고 콘택을 통하여 비트라인용 메탈(19) 을 N+확산층과 연결한다.
이상에서 설명한 바와 같은 공정을 통하여 제조되는 반도체 장치(DRAM 셀)에서 나타나게 되는 특유의 효과를 설명하면 다음과 같다. 두차례의 스팀 산화막 형성공정을 실시할때 커패시터 형성영역의 중앙부위를 구형으로 소모해 가면서 질화막 아래로 횡적 산화가 일어나게 되기 때문에, 커패시터 단면적이 증가되게 되고 실리콘 기판의 스트레스를 완화시켜 줄수가 있어 셀 커패시터에 축적되는 전하량을 크게 할수 있고 실리콘 기판의 결정결함에 따른 축적전하의 누설을 방지할 수가 있는 것이다.
또한 커패시터 아래층에 직접 P+보론층을 주입하는 것으로 α입자에 대한 강한 면역성을 주게 되는 것이고, 특히 인산처리 고정을 통하여, 2차례의 스팀산과 공정에 따라 커패서터 형성영역에 잔존할 수 있는 질화막 성분의 이물이나, 필드산화막 성장시 질화막 성분의 화이트 리본 결함을 완전히 제거시킬 수 있게 되는 특징이 있다.
Claims (1)
- 트랜지스터 및 커패시터로 구성되는 반도체장치의 제조방법에 있어서, 2차례의 스팀 산화막(5, 6)형성 공정으로 커패시터 영역을 구형으로 형성하여 커패시터 단면적을 증가시키는 공정과, 별도의 포토레티클 공정없이 제1 질화막(3)을 마스크로 BF2이온을 주입하여 커패시터 영역에 보론층(7)을 형성하는 공정과, 이후 전영역을 인산으로 처리하여 화이트 리본 및 질화막 파티클의 생성을 방지하는 공정으로 되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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