JPH1012718A - トレンチ素子分離方法 - Google Patents

トレンチ素子分離方法

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JPH1012718A
JPH1012718A JP8287943A JP28794396A JPH1012718A JP H1012718 A JPH1012718 A JP H1012718A JP 8287943 A JP8287943 A JP 8287943A JP 28794396 A JP28794396 A JP 28794396A JP H1012718 A JPH1012718 A JP H1012718A
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trench
ions
etching
trenches
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Taisho Boku
泰緒 朴
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Abstract

(57)【要約】 【課題】 トレンチを埋立てるための絶縁物質の蝕刻率
を減少させて後続の工程でトレンチ埋立物質の蝕刻を防
止し、結果的に素子の特性が劣化することを防止し得る
半導体装置の素子分離方法を提供する。 【解決手段】 半導体基板４０の非活性領域にトレンチ
４６を形成する段階と、トレンチ４６の形成された結果
物上にドーピングされない第１酸化膜４８を形成する段
階と、第１酸化膜上４８にドーピングされた第２酸化膜
５０を形成する段階と、第２酸化膜５０がリフローされ
トレンチ４６内に形成されたボイド５２を埋立て得るよ
うに熱処理する段階と、第１及び第２酸化膜４８、５０
の所定領域に蝕刻率を減少させるためのイオンを注入す
る段階と、第１及び第２酸化膜５０、５２をエッチバッ
クし、活性領域に形成された絶縁物質を取り除く段階と
を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にトレンチを用いて素子分離膜を形成する
トレンチ素子分離方法に関する。
【０００２】
【従来の技術】半導体装置の素子分離領域の形成は、全
ての製造工程において初期段階の工程であって、活性領
域の大きさ及び後続工程の工程マージンに重要な影響を
及ぼす。一般に、半導体装置の素子分離膜を形成する方
法としては、工程の簡単さが長所であるLOCOS(LOCal Ox
idation of Silicon) が広く用いられてきた。ところ
が、素子が高集積化され素子分離領域の幅が減少するに
伴い、LOCOS 方法はフィルド酸化時に必ず起こるバーズ
ビーク現象により、多くの研究にも拘らず限界に至って
いる。かつ、熱工程により招かれる基板の結晶欠陥やチ
ャンネル阻止のためにイオン注入された不純物の再分布
等は、半導体装置の電気的特性の向上を妨げる要因とな
っている。
【０００３】最近、半導体基板にトレンチを形成し、こ
のトレンチの内部を絶縁物質によって埋立てることによ
り、同じ分離幅でも有効分離を長くして小さい分離領域
を有する素子を具現し得るトレンチ素子分離方法が広く
用いられている。トレンチ素子分離方法は、熱酸化工程
により素子分離膜が形成されないので、熱酸化工程によ
り招かれるLOCOS 類の短所をある程度減少させることが
できる。
【０００４】トレンチ素子分離方法には幾つかの難しい
工程があるが、そのうち一つがボイド(void)無しでトレ
ンチを完全に埋立てることである。通常、CVD 酸化膜の
ような絶縁物質によってトレンチを埋立てる際、埋立物
質の不完全な整合度のためにトレンチの内部にボイドが
形成される。トレンチ内部に形成されるボイドは後続の
蝕刻工程を行う時表面に露出され、ゲート電極をパタニ
ングする時ボイド内部にゲート用の導電物質が残留して
導電層間の短絡を招く。トレンチの埋立時に発生するボ
イドを防止するために提案された従来の一方法を簡単に
説明する。
【０００５】図1Aないし図1Dは従来の一方法によるトレ
ンチ素子分離方法を説明するための断面図であり、米国
特許第4,571,819 号を参照したものである。図1Aを参照
すると、半導体基板2 の非活性領域を所定の深さで蝕刻
してトレンチを形成した後、結果物上に基板とトレンチ
埋立物質との間のストレスを緩和するための酸化膜4
と、トレンチに埋立てられた物質の表面を平坦化するた
めの蝕刻工程時基板を保護するためのマスク層として用
いられるポリシリコン層6 、そして前記トレンチ埋立物
質による基板のドーピング及び酸化を防止するための障
壁層として用いられる窒化膜8 を順番に形成する。
【０００６】図1Bを参照すると、結果物の全面に化学気
相蒸着(CVD) 方法を用いて不純物のドーピングされた酸
化膜10を2.5 μm 程度の厚さで蒸着する。この際、前記
トレンチの上端コーナー部分でのCVD 酸化膜10の蒸着速
度がトレンチの底又はトレンチの側壁でのCVD 酸化膜10
の蒸着速度より早いので、示されたようにトレンチの内
部にボイド12が発生する。
【０００７】図1Cを参照すると、前記ドーピングされた
酸化膜10を950 〜1,150 ℃程度の温度で約30分程度熱処
理すると、示されたようにドーピングされた酸化膜10が
リフローされ前記ボイド12を埋め込みながら酸化膜が低
くなり表面が平坦化される。図1Dを参照すると、活性領
域に形成されているポリシリコンの表面が露出されるま
で前記酸化膜10をエッチバックした後、活性領域に蒸着
されているポリシリコンを取り除くことにより素子分離
領域を完成する。
【０００８】前記従来の方法はトレンチを埋立てるため
に蒸着されるCVD 酸化膜の整合度を増加させるために、
前記CVD 酸化膜のうちフローされる特性を有する酸化
膜、例えばホウ素を含んだシリコン(Boro-Silicate Gla
ss:BSG) 、燐を含んだシリコン(Phospho-Silicate:PS
G)、又はホウ素−燐を含んだシリコン(BoronPhosphorou
sSilicate Glass:BPSG)等を用い、CVD 酸化膜の蒸着以
後高温リフロー工程を更に含むことによりボイドを埋立
てさせている。
【０００９】ところが、図２に示されたように、一般に
BPSGが熱酸化膜に比べ大変大きい蝕刻率を有しており、
ドーピングされないCVD 酸化膜よりも非常に大きい蝕刻
率を有していることは公知の事実である。このような事
実はS.Wolfが著わした"Silicon Processing for the VL
SI era" の217 ページによく示されている。従って、後
続の工程で必須的に行われる色々な酸化膜の蝕刻工程、
例えばパッド酸化膜の除去工程、犠牲酸化膜の除去工程
及びイオン注入時バッファー層として用いられた酸化膜
の除去工程等でトレンチに埋立てられたBPSGのようなド
ーピングされた酸化膜が過度に蝕刻され、最終的にトレ
ンチに残っている酸化膜が活性領域より高くなる現象が
発生する。このような現象は、後続のゲート形成工程で
ゲートラインがトレンチの上部コーナー部位を取り囲み
ながら通ることにより、トレンチコーナーの電界がトレ
ンチ中央部の電界より大きくなる現象を招く。従って、
図３に示されたように、トランジスタが２回ターンオン
(turn on) されるハンプ(hump)現象が招かれトランジス
タの性能が劣化する問題点がある。
【００１０】
【発明が解決しようとする課題】本発明は前述した従来
の問題点を解決するために案出されたものであり、トレ
ンチを埋立てるための絶縁物質の蝕刻率を減少させて後
続の工程でトレンチ埋立物質の蝕刻を防止し、結果的に
素子の特性が劣化することを防止し得る半導体装置のト
レンチ素子分離方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に本発明の半導体装置のトレンチ素子分離方法は、半導
体基板の非活性領域にトレンチを形成する段階と、トレ
ンチの形成された結果物上にドーピングされない第１酸
化膜を形成する段階と、前記第１酸化膜上にドーピング
された第２酸化膜を形成する段階と、前記第２酸化膜を
リフローさせる段階と、前記第１及び第２酸化膜に蝕刻
率を減少させるためのイオン注入を行う段階と、前記第
１及び第２酸化膜をエッチバックし、活性領域に形成さ
れた絶縁物質を取り除く段階とを含むことを特徴とす
る。
【００１２】前記第１及び第２酸化膜にイオンを注入す
る段階で、窒素イオン(N +) を1 ×1013〜1 ×1018/ cm
2 程度のドーズ(dose)で注入することが望ましい。か
つ、本発明による半導体装置の素子分離方法は半導体基
板の非活性領域にトレンチを形成する段階と、ドーピン
グされない酸化膜によって前記トレンチを埋立てる段階
と、前記酸化膜にリフロー特性を持たせる不純物イオン
を注入する段階と、前記酸化膜をリフローさせる段階
と、前記酸化膜をエッチバックし、活性領域に形成され
た絶縁物質を取り除く段階とを含むことを特徴とする。
【００１３】ここで、前記酸化膜を熱処理する段階以
後、前記酸化膜の所定領域に蝕刻率を減少させるために
窒素イオン(N +) を1 ×1013〜1 ×1018/ cm2 程度のド
ーズで注入する段階を更に含むことが望ましい。そし
て、前記酸化膜のフロー特性を持たせる不純物イオンを
注入する段階で、前記不純物イオンを1 ×1015〜1 ×10
17/ cm2 程度のドーズで注入することが望ましい。
【００１４】本発明によると、トレンチの内部にドーピ
ングされない酸化膜とドーピングされた酸化膜を順番に
蒸着した後に前記酸化膜にイオンを適切に注入すること
により、後続される多段階の酸化膜蝕刻工程でトレンチ
に埋立てられた前記酸化膜の蝕刻率を減少させることが
できる。かつ、ドーピングされない酸化膜を全体的に蒸
着した後、リフロー特性を持たせる不純物イオンを適切
な位置に注入することにより、必要な部分のみをリフロ
ーさせることができるので、不純物イオンが基板に拡散
することを防止するための障壁層形成工程を省くことが
できる。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施例を更に詳細に説明する。図4Aないし図4Eは本
発明の一実施例による半導体装置の素子分離方法を説明
するための断面図である。図4Aは半導体基板にトレンチ
46を形成する段階を示している。
【００１６】詳しくは、半導体基板40上にパッド酸化膜
42及び窒化膜44を順番に形成した後、通常の写真工程に
より活性領域と非活性領域を限定する。次いで、非活性
領域の前記窒化膜44及びパッド酸化膜42を順番に異方性
蝕刻によりパタニングした後、パタニングされた窒化膜
をマスクとして露出された半導体基板を所定の深さだけ
異方性蝕刻することによりトレンチ46を形成する。
【００１７】図4Bはトレンチを埋立てるための第１及び
第２酸化膜48、50を蒸着する段階を示している。詳しく
は、トレンチの形成された結果物の全面に、まずUSG の
ようなドーピングされない第１酸化膜48を通常のCVD 方
法によって１次蒸着した後、その上にドーピングされて
おりフロー性のある第２酸化膜50、例えばBSG 、PSG 、
BPSGのうち何れか一つの物質を、フローされトレンチを
埋立て得る程度の厚さで蒸着する。
【００１８】図4Cは前記第２酸化膜50をリフローさせる
段階を示している。詳しくは、前記第２酸化膜50を通常
のリフロー温度、例えば950 〜1,150 ℃程度の温度で熱
処理しリフローさせることにより前記トレンチの内部に
形成されたボイド52を完全に埋立てる。図4Dは第１及び
第２酸化膜48,50 の蝕刻抵抗率を高めるためのイオン注
入段階を示している。
【００１９】詳しくは、第２酸化膜がリフローされボイ
ドが完全に埋立てられた前記結果物に対して窒素イオン
（N + ）を１×1013 〜１×1018/ cm2 程度のドーズで
注入することにより、後続される多段階の酸化膜蝕刻工
程時トレンチに埋立てられた第１及び第２酸化膜48,50
の蝕刻抵抗率を増加させる。この際、前記酸化膜の蝕刻
抵抗率を高めるためのイオン注入は示されたようにRp1
、即ち注入されたイオンの平均投射距離が活性領域に
形成されている窒化膜44の厚さの中間部分に位置するよ
うにイオン注入エネルギーを調節することにより、基板
が損なわれないようにする。かつ、注入される不純物の
種類に応じてRp1 の値が異なるようになるので、注入さ
れるイオンの種類により適切なエネルギーを注入しけれ
ばならない。
【００２０】図4Eは最終的な素子分離膜54を完成する段
階を示している。詳しくは、通常的なトレンチ素子分離
工程であり、トレンチに埋立てられた酸化膜の密度を増
加させるためのアニーリング、化学的物理的研磨(CMP)
又はエッチバックによる第１及び第２酸化膜の表面平坦
化、窒化膜の除去、パッド酸化膜の除去等の工程を経て
最終的な素子分離膜54を完成する。
【００２１】本発明の第１実施例によると、トレンチ内
部に発生するボイドを完全に埋立てることができ、トレ
ンチに埋立てられた酸化膜の蝕刻抵抗率を高めることが
できる。図5A及び図5Bは本発明の他の実施例による半導
体装置の素子分離方法を説明するための断面図である。
【００２２】図5Aはトレンチ埋立酸化膜を蒸着する段階
を示している。詳しくは、図4Aと同一な方法によって半
導体基板の非活性領域にトレンチを形成した後、結果物
の全面にドーピングされないCVD 酸化膜66を蒸着して一
時にトレンチを埋立てる。この際、前記CVD 酸化膜66は
リフローされた時トレンチが完全に埋立てられ得る程度
の十分な深さで蒸着する。図面符号68はトレンチ内に生
成したボイドを示す。
【００２３】図5Bは前記ドーピングされないCVD 酸化膜
66にフロー性を持たせる不純物イオンを注入する段階を
示している。詳しくは、トレンチが埋立てられた前記結
果物に対してホウ素イオン(B +) 、燐イオン(P +) 、二
弗化ホウ素イオン(BF2+ ) 等のイオンを注入することに
より、前記ドーピングされないCVD 酸化膜66にリフロー
され得る特性を持たせる。通常、前記第１実施例で用い
られたBSG 、PSG 、BPSG等のホウ素(B) や燐(P) の濃度
が１×1020/ cm2 程度で大変高いので、BSG 、PSG 、BP
SG等の体積当りのイオン濃度を達成するためには、前記
イオンの単位面積当り注入されるイオンの量を通常のイ
オン注入ドーズの１×1012〜１×1015/ cm2 より高いド
ーズ、例えば１×1015〜１×1017/ cm2 程度にしなけれ
ばならない。かつ、前記不純物イオンを注入する時注入
エネルギーが高すぎると基板がドーピングされる恐れが
あるので、示されたように平均投射距離(Rp2) を有しな
がらリフローされボイドを埋立てられる程度の適切なエ
ネルギーで注入する。
【００２４】次いで、トレンチ埋立酸化膜の蝕刻抵抗率
を高めるためのイオン注入及び以後の工程は本発明の第
１実施例と同一な方法を用いて施す。
【００２５】
【発明の効果】本発明によると、トレンチ内部にドーピ
ングされない酸化膜とドーピングされた酸化膜を順番に
蒸着した後、前記酸化膜に適切なイオンを注入すること
により、後続される多段階の酸化膜蝕刻工程で前記酸化
膜の蝕刻率を減少させることができる。かつ、ドーピン
グされない酸化膜を一時に蒸着した後、リフロー特性を
持たせる不純物イオンを適切な位置に注入することによ
り、必要な部分のみでリフローさせることができるの
で、不純物イオンが基板に拡散することを防止するため
の障壁層の形成工程を省くことができる。
【００２６】本発明は前記実施例に限られず、本発明が
属した技術的思想内で当分野において通常の知識を有す
る者により、多くの変形が可能であることは明白であ
る。
【図面の簡単な説明】
【図１】A ないしD は従来の一方法によるトレンチ素子
分離方法を説明するための断面図である。
【図２】ホウ素−燐を含んだシリコン(BPSG)と熱酸化膜
の湿式蝕刻時蒸気の濃度に対する蝕刻率を示したグラフ
である。
【図３】従来の素子分離方法を適用する場合トランジス
タのハンプ特性を示したグラフである。
【図４】A ないしE は本発明の一実施例による半導体装
置の素子分離方法を説明するための断面図である。
【図５】A 及びB は本発明の他の実施例による半導体装
置の素子分離方法を説明するための断面図である。
【符号の説明】
４０ 半導体基板 ４２ 酸化膜 ４４ 窒化膜 ４６ トレンチ ４８ 第１酸化膜 ５０ 第２酸化膜 ５２ ボイド ５４ 素子分離膜 ６６ CVD 酸化膜 ６８ ボイド

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 (a) 半導体基板の非活性領域にトレンチ
    を形成する段階と、 (b) トレンチの形成された結果物上にドーピングされな
    い第１酸化膜を形成する段階と、 (c) 前記第１酸化膜上に、ドーピングされた第２酸化膜
    を形成する段階と、 (d) 前記第２酸化膜がリフローされ、トレンチ内に形成
    されたボイドを埋立て得るように熱処理する段階と、 (e) 前記第１及び第２酸化膜の所定領域に蝕刻率を減少
    させるためのイオンを注入する段階と、 (f) 前記第１及び第２酸化膜をエッチバックし、活性領
    域に形成された絶縁物質を取り除く段階とを含むことを
    特徴とする半導体装置のトレンチ素子分離方法。
  2. 【請求項２】 前記第１及び第２酸化膜にイオンを注入
    する(e) 段階で、窒素イオン(N +) を1 ×1013〜1 ×10
    18/ cm2 程度のドーズで注入することを特徴とする請求
    項１に記載の半導体装置のトレンチ素子分離方法。
  3. 【請求項３】 (a) 半導体基板の非活性領域にトレンチ
    を形成する段階と、 (b) トレンチの形成された結果物上にドーピングされな
    い酸化膜を蒸着してトレンチを埋立てる段階と、 (c) 前記酸化膜にリフロー特性を持たせる不純物イオン
    を注入する段階と、 (d) 前記酸化膜がリフローされ、トレンチ内に形成され
    たボイドを埋立て得るように熱処理する段階と、 (e) 前記酸化膜をエッチバックし、活性領域に形成され
    た絶縁物質を取り除く段階とを含むことを特徴とする半
    導体装置のトレンチ素子分離方法。
  4. 【請求項４】 前記酸化膜を熱処理する(d) 段階以後、
    前記酸化膜の所定領域に蝕刻率を減少させるためのイオ
    ンを注入する段階を更に含むことを特徴とする請求項３
    に記載の半導体装置のトレンチ素子分離方法。
  5. 【請求項５】 前記酸化膜の蝕刻率を減少させるための
    イオンを注入する過程で、窒素イオン(N +) を1 ×1013
    〜1 ×1018/ cm2 程度のドーズで注入することを特徴と
    する請求項４に記載の半導体装置のトレンチ素子分離方
    法。
  6. 【請求項６】 前記不純物イオンを注入する(c) 段階
    で、前記不純物イオンを1 ×1015〜1 ×1017/ cm2 程度
    のドーズで注入することを特徴とする請求項３に記載の
    半導体装置のトレンチ素子分離方法。
JP8287943A 1996-06-17 1996-10-30 トレンチ素子分離方法 Pending JPH1012718A (ja)

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