JPH01184550A - 中間制御装置のテスト回路 - Google Patents
中間制御装置のテスト回路Info
- Publication number
- JPH01184550A JPH01184550A JP63008465A JP846588A JPH01184550A JP H01184550 A JPH01184550 A JP H01184550A JP 63008465 A JP63008465 A JP 63008465A JP 846588 A JP846588 A JP 846588A JP H01184550 A JPH01184550 A JP H01184550A
- Authority
- JP
- Japan
- Prior art keywords
- test
- external
- pattern
- circuit
- external interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 155
- 230000004044 response Effects 0.000 claims abstract description 36
- 238000004092 self-diagnosis Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔（既 要〕
ホスト計算機と端末装置との間にあってインタフェース
の制御機能を有する中間制御装置のテスト回路に関し、 外部装置を代行するテスト回路を有し、内部回路のすべ
てに対してテスト可能な中間制御装置のテスト回路を提
供することを目的とし、外部装置との間で外部インタフ
ェースを介してデータの送受信の可否を制御する制御回
路を少なくとも有する中間制御装置において、前記ｉ１
Ｊ御回路に与える折返しテスト用のテストパターン及び
前記外部インタフェースを介して外部装置に与える外部
テスト用のテストパターンを一時保持する折返しテスト
と外部テスト用ライトレジスタと、前記折返しテスト用
のテストパターンに対する前記制御回路からの応答パタ
ーン及び外部インタフェースを介して入力する外部装置
からの応答パターンを一時保持する折返しテストと外部
テスト用リードレジスタと、通常使用のオンラインモー
ドと試験用の折返しテストモードの選択に従って前記外
部インタフェースを介して入力する外部装置からの入力
信号と前記ライトレジスタからの前記折返しテスト用の
テストパターンを選択し前記制御回路に与える選択回路
と、通常使用のオンラインモードと試験用の外部テスト
モードの選択に従って、前記制御回路からの制御信号と
ライトレジスタからの外部テスト用のテストパターンを
選択し前記外部インタフェースを介して外部装置に与え
る第１の選択回路と、試験用の折返しテストモードと外
部テストモーどの選択に従って前記制御回路からの応答
パターンと外部インタフェースを介して入力する外部装
置からの応答パターンを選択し前記リードレジスタに与
える第２の選択回路と、前記ライトレジスタにテスト用
のテストパターンをセットしリードレジスタにセットさ
れた応答パターンを読出し期待パターンと比較するチェ
ック手段を有するように構成する。
の制御機能を有する中間制御装置のテスト回路に関し、 外部装置を代行するテスト回路を有し、内部回路のすべ
てに対してテスト可能な中間制御装置のテスト回路を提
供することを目的とし、外部装置との間で外部インタフ
ェースを介してデータの送受信の可否を制御する制御回
路を少なくとも有する中間制御装置において、前記ｉ１
Ｊ御回路に与える折返しテスト用のテストパターン及び
前記外部インタフェースを介して外部装置に与える外部
テスト用のテストパターンを一時保持する折返しテスト
と外部テスト用ライトレジスタと、前記折返しテスト用
のテストパターンに対する前記制御回路からの応答パタ
ーン及び外部インタフェースを介して入力する外部装置
からの応答パターンを一時保持する折返しテストと外部
テスト用リードレジスタと、通常使用のオンラインモー
ドと試験用の折返しテストモードの選択に従って前記外
部インタフェースを介して入力する外部装置からの入力
信号と前記ライトレジスタからの前記折返しテスト用の
テストパターンを選択し前記制御回路に与える選択回路
と、通常使用のオンラインモードと試験用の外部テスト
モードの選択に従って、前記制御回路からの制御信号と
ライトレジスタからの外部テスト用のテストパターンを
選択し前記外部インタフェースを介して外部装置に与え
る第１の選択回路と、試験用の折返しテストモードと外
部テストモーどの選択に従って前記制御回路からの応答
パターンと外部インタフェースを介して入力する外部装
置からの応答パターンを選択し前記リードレジスタに与
える第２の選択回路と、前記ライトレジスタにテスト用
のテストパターンをセットしリードレジスタにセットさ
れた応答パターンを読出し期待パターンと比較するチェ
ック手段を有するように構成する。
本発明は、ホスト計算機と端末装置との間にあってイン
タフェースの制御機能を有する中間制御装置のテスト回
路に関する。
タフェースの制御機能を有する中間制御装置のテスト回
路に関する。
一般に、第３図（ａｌに示されるように、中間制御装置
１は、ホスト計算機２と複数の端末装置３との中間にあ
り、ホスト計算機２から与えられるデータをいずれかの
出力端末装置３に送り、あるいは、いずれかの入力端末
装置３からのデータをホスト計算機に送るため、データ
マルチプレクサと送受信の制御を行う。
１は、ホスト計算機２と複数の端末装置３との中間にあ
り、ホスト計算機２から与えられるデータをいずれかの
出力端末装置３に送り、あるいは、いずれかの入力端末
装置３からのデータをホスト計算機に送るため、データ
マルチプレクサと送受信の制御を行う。
すなわち、中間制御装置ｌは、第３図（ｂ）に示される
ように、内部にＭＰＵＩＩを有し、チャネルコントロー
ラＩＯを介してホスト計算機２と、【１０コントローラ
１２との間でデータの送受信の可否を制御するもので、
外部装置に要求信号を送り、その要求に対する応答信号
を受ける制御回路、外部装置か・らの要求信号を受けそ
の要求に対する応答信号を外部装置に送るための制御回
路を少なくとも有する。
ように、内部にＭＰＵＩＩを有し、チャネルコントロー
ラＩＯを介してホスト計算機２と、【１０コントローラ
１２との間でデータの送受信の可否を制御するもので、
外部装置に要求信号を送り、その要求に対する応答信号
を受ける制御回路、外部装置か・らの要求信号を受けそ
の要求に対する応答信号を外部装置に送るための制御回
路を少なくとも有する。
システム全体の信頼性を向上させるために、この中間制
御装置が正しく動作するかどうかをチェックする必要が
あり、その試験は要求時に高速かつ正確に実施されるこ
とがきわめて重要となる。
御装置が正しく動作するかどうかをチェックする必要が
あり、その試験は要求時に高速かつ正確に実施されるこ
とがきわめて重要となる。
従来、中間制御装置の試験は、装置内の制御回路にテス
トパターンを与えその応答パターンを出力するテスト回
路を有し、その応答パターンと期待値パターンとを装置
内のＭＰＵで比較する自己診断方式が利用されていた。
トパターンを与えその応答パターンを出力するテスト回
路を有し、その応答パターンと期待値パターンとを装置
内のＭＰＵで比較する自己診断方式が利用されていた。
第４図は従来の中間制御装置におけるテスト回路の構成
図である。同図において、全体は中間制１卸装置１内の
チャネルコントローラ１０の一部で、１００はデータの
送受信の可否を制御する制御回路、１０１は外部のホス
ト計算機あるいは！１０コントローラと接続する外部イ
ンタフェースで内部にドライバ／レシーバを有するもの
、１０２は制御回路に与える折返しテスト用のテストパ
ターンを一時保持する折返しテスト用ライトレジスタ、
１０３はそのテストパターンに対する制御回路１００か
らの応答パターンを一時保持する折返しテスト用リード
レジスタ、１０４，１０５．１０６は通常使用のオンラ
インモードと試験用の折返しテストモードの選択に従っ
て制御回路１００への大信号の入力ルートを切換える選
択回路である。
図である。同図において、全体は中間制１卸装置１内の
チャネルコントローラ１０の一部で、１００はデータの
送受信の可否を制御する制御回路、１０１は外部のホス
ト計算機あるいは！１０コントローラと接続する外部イ
ンタフェースで内部にドライバ／レシーバを有するもの
、１０２は制御回路に与える折返しテスト用のテストパ
ターンを一時保持する折返しテスト用ライトレジスタ、
１０３はそのテストパターンに対する制御回路１００か
らの応答パターンを一時保持する折返しテスト用リード
レジスタ、１０４，１０５．１０６は通常使用のオンラ
インモードと試験用の折返しテストモードの選択に従っ
て制御回路１００への大信号の入力ルートを切換える選
択回路である。
オンライン時ではオンラインモード指定信号１０４０が
“１″で折返しテストモード指定信号１０６０が“θ″
であるため、外部インタフェース１０１を介して外部装
置からの制御信号１０４１がアンドゲート１０４とオア
ゲート１０５を介して制御回路１００に入力され、制御
回路１００からの応答信号は外部インタフェース１０１
を介して外部装置に送られ通常使用となる。一方、テス
トモード時では、オンラインモード指定信号１０４０が
“θ″で折返しテストモード指定信号１０６０が“１”
となるため、外部装置からの制御信号１０４１はアンド
ゲート１０４の出力にゲーティングせず、ライトレジス
タ１０２からのテストパターンのテスト用制御信号１０
６１がアントゲ−）１０６とオアゲー）１０５を介して
制御回路１００に入力される。このテストパターンは、
中間制御装置内のＭＰＵＩＩの制御により内部メモリよ
り読み出されてライトレジスタ１０２にセットされる。
“１″で折返しテストモード指定信号１０６０が“θ″
であるため、外部インタフェース１０１を介して外部装
置からの制御信号１０４１がアンドゲート１０４とオア
ゲート１０５を介して制御回路１００に入力され、制御
回路１００からの応答信号は外部インタフェース１０１
を介して外部装置に送られ通常使用となる。一方、テス
トモード時では、オンラインモード指定信号１０４０が
“θ″で折返しテストモード指定信号１０６０が“１”
となるため、外部装置からの制御信号１０４１はアンド
ゲート１０４の出力にゲーティングせず、ライトレジス
タ１０２からのテストパターンのテスト用制御信号１０
６１がアントゲ−）１０６とオアゲー）１０５を介して
制御回路１００に入力される。このテストパターンは、
中間制御装置内のＭＰＵＩＩの制御により内部メモリよ
り読み出されてライトレジスタ１０２にセットされる。
与えられたテストパターンに対する応答パターンが制御
回路１００から出力され、その応答パターンの出力制御
信号１０３０がリードレジスタ１０３にセットされる。
回路１００から出力され、その応答パターンの出力制御
信号１０３０がリードレジスタ１０３にセットされる。
セットされた応答パターンはＭＰＵＩＩに入力され、こ
こで期待パターンと比較され、制御回路１００の動作に
対するテストが行われる。
こで期待パターンと比較され、制御回路１００の動作に
対するテストが行われる。
このように、従来、中間制御装置内の制御回路は、自己
診断を行うテスト回路だけを用いて行われていたため、
装置全体のテストが行えず、特に、外部インタフェース
１０１に関する正常性のチェックにはホスト計算機、及
び端末装置を接続してテストを行う必要があるという問
題が生じていた。
診断を行うテスト回路だけを用いて行われていたため、
装置全体のテストが行えず、特に、外部インタフェース
１０１に関する正常性のチェックにはホスト計算機、及
び端末装置を接続してテストを行う必要があるという問
題が生じていた。
また、中間制御装置内に擬似ホスト回路や擬似端末回路
を有するようにテスト回路を構成する考えもあるが、冗
長回路が大きくなり、装置が高価になるという問題が生
じていた。
を有するようにテスト回路を構成する考えもあるが、冗
長回路が大きくなり、装置が高価になるという問題が生
じていた。
本発明は、外部装置を代行するテスト回路を有し、内部
回路のすべてに対してテスト可能な中間制御装置のテス
ト回路を提供することを目的とする。
回路のすべてに対してテスト可能な中間制御装置のテス
ト回路を提供することを目的とする。
第１図（ａ）は本発明の構成図である。本発明は、デー
タの送受信の可否を制御する制御回路１００、外部装置
と接続する外部インタフェース１０１を少なくとも有す
る中間制御装置において、制御回路１００に与える折返
しテスト用のテストパターン及び外部インタフェース１
０１を介して外部装置に与える外部テスト用のテストパ
ターンを一時保持する折返しテストと外部テスト用ライ
トレジスタ１０２′と、折返しテストパターンに対する
制御回路１００からの応答パターン及び外部インタフェ
ース１０１を介して入力する外部装置からの応答パター
ンを一時保持する折返しテストと外部テスト用リードレ
ジスタ１０３′と、通常使用のオンラインモードと試験
用の折返しテストモードの選択に従って外部インタフェ
ース１０１を介して入力する外部’Ａ’ｌｌからの入力
信号とライトレジスタ１０２′からの折返しテスト用の
テストパターンを選択し制御回路１００に与える選択回
路１５と、通常使用のオンラインモードと試験用の外部
テストモードの選択に従って、制御回路１００からの制
御信号とライトレジスタ１０２′からの外部テスト用の
テストパターンを選択し外部インタフェース１０１を介
して外部装置に与える第１の選択回路１３と、試験用の
折返しテストモードと外部テストモードの選択に従って
制御回路１００からの応答パターンと外部インタフェー
ス１０１を介して入力する外部装置からの応答パターン
を選択しリードレジスタ１０３′に与える第２の選択回
路１４と、ライトレジスタ１０２’にテスト用のテスト
パターンをセットしリードレジスタ１０３′にセットさ
れた応答パターンを読み出し期待パターンと比較するチ
ェック手段１１を有する。
タの送受信の可否を制御する制御回路１００、外部装置
と接続する外部インタフェース１０１を少なくとも有す
る中間制御装置において、制御回路１００に与える折返
しテスト用のテストパターン及び外部インタフェース１
０１を介して外部装置に与える外部テスト用のテストパ
ターンを一時保持する折返しテストと外部テスト用ライ
トレジスタ１０２′と、折返しテストパターンに対する
制御回路１００からの応答パターン及び外部インタフェ
ース１０１を介して入力する外部装置からの応答パター
ンを一時保持する折返しテストと外部テスト用リードレ
ジスタ１０３′と、通常使用のオンラインモードと試験
用の折返しテストモードの選択に従って外部インタフェ
ース１０１を介して入力する外部’Ａ’ｌｌからの入力
信号とライトレジスタ１０２′からの折返しテスト用の
テストパターンを選択し制御回路１００に与える選択回
路１５と、通常使用のオンラインモードと試験用の外部
テストモードの選択に従って、制御回路１００からの制
御信号とライトレジスタ１０２′からの外部テスト用の
テストパターンを選択し外部インタフェース１０１を介
して外部装置に与える第１の選択回路１３と、試験用の
折返しテストモードと外部テストモードの選択に従って
制御回路１００からの応答パターンと外部インタフェー
ス１０１を介して入力する外部装置からの応答パターン
を選択しリードレジスタ１０３′に与える第２の選択回
路１４と、ライトレジスタ１０２’にテスト用のテスト
パターンをセットしリードレジスタ１０３′にセットさ
れた応答パターンを読み出し期待パターンと比較するチ
ェック手段１１を有する。
本発明では中間制御装置内の自己診断機能の内部折返し
テスト機能を外部インタフェースの制御機能に変換する
ことで、外部インタフェースを含む外部接続部分のテス
トを実行できるようにしている。
テスト機能を外部インタフェースの制御機能に変換する
ことで、外部インタフェースを含む外部接続部分のテス
トを実行できるようにしている。
次に本発明の実施例を図面を参照して説明する。
第１図（ｂ）は本発明の中間制御装置におけるテスト回
路の構成を示す実施例図である。同図において、第１図
（ａ）、第４図と同じものは同じ記号で示されている。
路の構成を示す実施例図である。同図において、第１図
（ａ）、第４図と同じものは同じ記号で示されている。
全体は中間制御装置（第３図の１）内のチャネルコント
ローラ１０の一部で、１００はデータの送受信の可否を
制御する制御回路、１０１は外部のホスト計算機あるい
はＩ１０コントローラと接続する外部インタフェースで
内部にドライバ／レシーバを有するもの、１０２′は制
御回路１００に与える折返しテスト用のテストパターン
及び外部インタフェース１０１を介して外部装置に与え
る外部テスト用のテストパターンを一時保持する折返し
テストと外部テスト用ライトレジスタ、１０３′はその
折返しテストパターンに対する制御回路１００からの応
答パターン及び外部・インタフェース１０１を介して外
部装置からの応答パターンを一時保持する折返しテスト
と外部テスト用リードレジスタ、１０４，１０５．１０
６は通常使用のオンラインモードと試験用の折返しテス
トモードの選択に従って制御回路１００への入力信号に
対する入力ルートを切換える選択回路、１３は通常使用
のオンラインモードと試験用の外部テストモードの選択
に従って外部インタフェース１０１への入力信号に対す
る入力ルートを切換える第１の選択回路、１４は試験用
の折返しテストモードと外部テストモードの選択に従っ
てリードレジスタ１０３’への入力信号に対する入力ル
ートを切換える第２の選択回路である。
ローラ１０の一部で、１００はデータの送受信の可否を
制御する制御回路、１０１は外部のホスト計算機あるい
はＩ１０コントローラと接続する外部インタフェースで
内部にドライバ／レシーバを有するもの、１０２′は制
御回路１００に与える折返しテスト用のテストパターン
及び外部インタフェース１０１を介して外部装置に与え
る外部テスト用のテストパターンを一時保持する折返し
テストと外部テスト用ライトレジスタ、１０３′はその
折返しテストパターンに対する制御回路１００からの応
答パターン及び外部・インタフェース１０１を介して外
部装置からの応答パターンを一時保持する折返しテスト
と外部テスト用リードレジスタ、１０４，１０５．１０
６は通常使用のオンラインモードと試験用の折返しテス
トモードの選択に従って制御回路１００への入力信号に
対する入力ルートを切換える選択回路、１３は通常使用
のオンラインモードと試験用の外部テストモードの選択
に従って外部インタフェース１０１への入力信号に対す
る入力ルートを切換える第１の選択回路、１４は試験用
の折返しテストモードと外部テストモードの選択に従っ
てリードレジスタ１０３’への入力信号に対する入力ル
ートを切換える第２の選択回路である。
オンライン時では、オンラインモード指定信号１０４０
が“１”で折返しテストモード指定信号１０６０と外部
テストモード指定信号１３１Ｏが共に“０”となるため
、外部装置から外部インタフェース１０１を介して入力
する制御信号１０４１はアンドゲート１０４とオアゲー
ト１０５を介して制御回路１００に入力され、制御１１
回路１００からの応答信号は外部インタフェース１０１
を介して外部装置に送られ、通常使用となる。
が“１”で折返しテストモード指定信号１０６０と外部
テストモード指定信号１３１Ｏが共に“０”となるため
、外部装置から外部インタフェース１０１を介して入力
する制御信号１０４１はアンドゲート１０４とオアゲー
ト１０５を介して制御回路１００に入力され、制御１１
回路１００からの応答信号は外部インタフェース１０１
を介して外部装置に送られ、通常使用となる。
一方、テストモード時では、オンラインモード指定信号
１０４０が“０”であり、折返しテストモード指定信号
１０６０または外部テストモード指定信号１３１０のい
ずれか一方が“ｌ”となる。
１０４０が“０”であり、折返しテストモード指定信号
１０６０または外部テストモード指定信号１３１０のい
ずれか一方が“ｌ”となる。
そのため、外部装置からの制御信号１０４１はアンドゲ
ート１０４の出力にゲーティングしない。
ート１０４の出力にゲーティングしない。
ところが、本発明では、その制御信号１０４１は第２の
選択回路１４内のアンドゲート１４１に入力され、外部
テストモード信号１３１・Ｏが“ｌ”であれば、オアゲ
ート１４２を介してリードレジスタ１０３’にその信号
状態がセットできる。また、外部テストモード信号１３
１０が“ｌ”であれば、ライトレジスタ１０２′からの
出力信号１０６１が第１の選択回路１３内のアンドゲー
ト１３１をゲーティングし、オアゲート１３２を介して
外部インタフェース１０１に人力され、そのため、ライ
トレジスタ１０２′内のテストパターンを外部インタフ
ェース１０１を介して外部装置に与えることが可能とな
る。従って、中間制御装置内のＭＰＵＩＩは、ライトレ
ジスタ１０２′を介して外部装置にテストパターンを与
え、その外部装置から外部インタフェース１０１を介し
て入力される応答パターンをリードレジスタ１０３′を
介して観測することが可能で、期待パターンと比較する
ことにより、少なくとも外部インクフェース１０１内の
ドライバとレシーバの正常性をチェックすることが可能
となる。
選択回路１４内のアンドゲート１４１に入力され、外部
テストモード信号１３１・Ｏが“ｌ”であれば、オアゲ
ート１４２を介してリードレジスタ１０３’にその信号
状態がセットできる。また、外部テストモード信号１３
１０が“ｌ”であれば、ライトレジスタ１０２′からの
出力信号１０６１が第１の選択回路１３内のアンドゲー
ト１３１をゲーティングし、オアゲート１３２を介して
外部インタフェース１０１に人力され、そのため、ライ
トレジスタ１０２′内のテストパターンを外部インタフ
ェース１０１を介して外部装置に与えることが可能とな
る。従って、中間制御装置内のＭＰＵＩＩは、ライトレ
ジスタ１０２′を介して外部装置にテストパターンを与
え、その外部装置から外部インタフェース１０１を介し
て入力される応答パターンをリードレジスタ１０３′を
介して観測することが可能で、期待パターンと比較する
ことにより、少なくとも外部インクフェース１０１内の
ドライバとレシーバの正常性をチェックすることが可能
となる。
さらに、本発明ではテストモード時で折返しテストモー
ド指定信号１０６０が１′″であるならば、ライトレジ
スタ１０２′からのテストパターンのテスト制御信号１
０６１がアンドゲート１０６とオアゲート１０５を介し
て制御回路１００に入力される。このテストパターンは
中間制御装置内のＭＰＵ１１の制御により内部メモリよ
り読み出されてライトレジスタ１０２′にセットされる
もので、テストパターンに対する制御回路ｌＯＯからの
応答バクーンが制御信号１０３０として出力され、第２
の選択回路のアンドゲート１４０に入力される。折返し
テストモード指定信号１０６０が“１”であるから、制
御信号１０３０の論理状態はアンドゲート１４０とオア
ゲート１４２を介してリードレジスタ１０３′にセット
される。
ド指定信号１０６０が１′″であるならば、ライトレジ
スタ１０２′からのテストパターンのテスト制御信号１
０６１がアンドゲート１０６とオアゲート１０５を介し
て制御回路１００に入力される。このテストパターンは
中間制御装置内のＭＰＵ１１の制御により内部メモリよ
り読み出されてライトレジスタ１０２′にセットされる
もので、テストパターンに対する制御回路ｌＯＯからの
応答バクーンが制御信号１０３０として出力され、第２
の選択回路のアンドゲート１４０に入力される。折返し
テストモード指定信号１０６０が“１”であるから、制
御信号１０３０の論理状態はアンドゲート１４０とオア
ゲート１４２を介してリードレジスタ１０３′にセット
される。
セットされた応答パターンはＭＰＵＩＩに入力され、こ
こで期待パターンと比較され、制御回路１００の動作に
対する正常性もチェックすることが可能となる。
こで期待パターンと比較され、制御回路１００の動作に
対する正常性もチェックすることが可能となる。
このように、本発明では特に、外部テストモード指定信
号を“１”にすることにより、ライトレジスタ１０２′
からのテストパターンを外部装置に与え、その応答パタ
ーンをリードレジスタ１０３′に入力することが可能で
ある。
号を“１”にすることにより、ライトレジスタ１０２′
からのテストパターンを外部装置に与え、その応答パタ
ーンをリードレジスタ１０３′に入力することが可能で
ある。
第２図は、本発明の外部テストモード時の中間制御装置
と外部装置とのインタフェースを示す構成図である。同
図において、第１図ｔｂ）と同じものは同じ記号で示さ
れている。ライトレジスタ１０２′からのテストパター
ンを外部装置に与える場合、外部テストモード指定信号
１３１０を“１”にすることにより、そのテストパター
ンの信号はアンドゲート１３１、オアゲート１３２を通
り外部インタフェース１０１を介して外部装置２′の外
部インタフェース２０に入力される。そして、外部装置
内では、オンラインモード指定信号２４を“１”にして
おけば、通常使用となり、入力されたその信号はアント
ゲ−）２１を介して制御回路２３に与えられる。制御回
路２３からの応答信号はアンドゲート２２をゲーティン
グし、外部インタフェース２０を介して、中間制御装置
側の外部インタフェース１０１に与えられ、さらにアン
ドゲート１４１、オアゲート１４２を介してリードレジ
スタ１０３’に読み込まれ、装置内のＭＰＩｌｌでチェ
ック′される。従って、本発明では、外部インタフェー
ス１０１の出力から外部装置を介して再び外部インタフ
ェース１０１に入力されるルートの正常性を外部テスト
モードの指定によりチェックすることが可能となる。
と外部装置とのインタフェースを示す構成図である。同
図において、第１図ｔｂ）と同じものは同じ記号で示さ
れている。ライトレジスタ１０２′からのテストパター
ンを外部装置に与える場合、外部テストモード指定信号
１３１０を“１”にすることにより、そのテストパター
ンの信号はアンドゲート１３１、オアゲート１３２を通
り外部インタフェース１０１を介して外部装置２′の外
部インタフェース２０に入力される。そして、外部装置
内では、オンラインモード指定信号２４を“１”にして
おけば、通常使用となり、入力されたその信号はアント
ゲ−）２１を介して制御回路２３に与えられる。制御回
路２３からの応答信号はアンドゲート２２をゲーティン
グし、外部インタフェース２０を介して、中間制御装置
側の外部インタフェース１０１に与えられ、さらにアン
ドゲート１４１、オアゲート１４２を介してリードレジ
スタ１０３’に読み込まれ、装置内のＭＰＩｌｌでチェ
ック′される。従って、本発明では、外部インタフェー
ス１０１の出力から外部装置を介して再び外部インタフ
ェース１０１に入力されるルートの正常性を外部テスト
モードの指定によりチェックすることが可能となる。
本発明では、通常の自己診断機能の内部折返しテスト機
能ももちろん有し、ライトレジスタ１０２′に外部イン
タフェースと同様の動作シーケンスで制御信号をテスト
パターンとしてセットし、制御回路１００を動作させ、
その応答パターンをリードレジスタ１０３′に読み取り
、ＭＰＵＩＩでその動作のチェックも実行できる。
能ももちろん有し、ライトレジスタ１０２′に外部イン
タフェースと同様の動作シーケンスで制御信号をテスト
パターンとしてセットし、制御回路１００を動作させ、
その応答パターンをリードレジスタ１０３′に読み取り
、ＭＰＵＩＩでその動作のチェックも実行できる。
本発明ではこの折返しテスト回路に外部インタフェース
の制御機能に関する信号を選択する第１と第２の選択回
路１３．１４を追加している。そして、折返しテストと
同様に外部テスト用としても利用されるライトレジスタ
１０２′に外部インクフェース１０１を介して外部装置
への動作シーケンスの制御信号をテストパターンとして
セットし、その応答パターンは外部テスト用としても利
用されるリードレジスタ１０３′にセットされ、ＭＰＵ
ＩＩがそれを読取って動作のチェックを実行する。
の制御機能に関する信号を選択する第１と第２の選択回
路１３．１４を追加している。そして、折返しテストと
同様に外部テスト用としても利用されるライトレジスタ
１０２′に外部インクフェース１０１を介して外部装置
への動作シーケンスの制御信号をテストパターンとして
セットし、その応答パターンは外部テスト用としても利
用されるリードレジスタ１０３′にセットされ、ＭＰＵ
ＩＩがそれを読取って動作のチェックを実行する。
従って、本発明は、ホスト計算機及び端末装置がない場
合でも中間制御装置の内部回路がそれらを代行すること
ができ、外部接続の部分を含み制御装置全体のテストを
簡単な回路で、しかも高速に実行できることが可能とな
る。
合でも中間制御装置の内部回路がそれらを代行すること
ができ、外部接続の部分を含み制御装置全体のテストを
簡単な回路で、しかも高速に実行できることが可能とな
る。
第１図（ａ）は本発明の構成図、
第１図中）は本発明の中間制御装置におけるテスト回路
の構成図、 第２図は本発明の中間制御装置と外部装置とのインタフ
ェースを示す構成図、 第３図はｌａｄ、 （ｂ）は計算機システム構成図、第
４図は従来の中間制御装置におけるテスト回路の構成図
である。 １１・・・チェック手段、 １３・・・第１の選択回路、 １４・・・第２の選択回路、 １５・・・選択回路、 １００・・・制御回路、 １０１・・・外部インタフェース、 １０２’ ・・・ライトレジスタ、 １０３′・・・リードレジスタ。
の構成図、 第２図は本発明の中間制御装置と外部装置とのインタフ
ェースを示す構成図、 第３図はｌａｄ、 （ｂ）は計算機システム構成図、第
４図は従来の中間制御装置におけるテスト回路の構成図
である。 １１・・・チェック手段、 １３・・・第１の選択回路、 １４・・・第２の選択回路、 １５・・・選択回路、 １００・・・制御回路、 １０１・・・外部インタフェース、 １０２’ ・・・ライトレジスタ、 １０３′・・・リードレジスタ。
Claims (1)
- 【特許請求の範囲】 １）制御装置内の自己診断機能の内部テスト機能を外部
インタフェースの制御機能に変換することで、外部接続
の制御装置のテストを行うことを特徴とする外部テスト
機能をもった制御装置。 ２）外部装置との間で外部インタフェース（１０１）を
介してデータの送受信の可否を制御する制御回路（１０
０）を少なくとも有する中間制御装置において、 前記制御回路（１００）に与える折返しテスト用のテス
トパターン及び前記外部インタフェース（１０１）を介
して外部装置に与える外部テスト用のテストパターンを
一時保持する折返しテストと外部テスト用ライトレジス
タ（１０２′）と、前記折返しテスト用のテストパター
ンに対する前記制御回路（１００）からの応答パターン
及び外部インタフェース（１０１）を介して入力する外
部装置からの応答パターンを一時保持する折返しテスト
と外部テスト用リードレジスタ（１０３′）と、 通常使用のオンラインモードと試験用の折返しテストモ
ードの選択に従って前記外部インタフェース（１０１）
を介して入力する外部装置からの入力信号と前記ライト
レジスタ（１０２′）からの前記折返しテスト用のテス
トパターンを選択し前記制御回路（１００）に与える選
択回路（１５）と、通常使用のオンラインモードと試験
用の外部テストモードの選択に従って、前記制御回路（
１００）からの制御信号とライトレジスタ（１０２′）
からの外部テスト用のテストパターンを選択し前記外部
インタフェース（１０１）を介して外部装置に与える第
１の選択回路（１３）と、 試験用の折返しテストモードと外部テストモードの選択
に従って前記制御回路（１００）からの応答パターンと
外部インタフェース（１０１）を介して入力する外部装
置からの応答パターンを選択し前記リードレジスタ（１
０３′）に与える第２の選択回路（１４）と、 前記ライトレジスタ（１０２′）にテスト用のテストパ
ターンをセットしリードレジスタ（１０３′）にセット
された応答パターンを読出し期待パターンと比較するチ
ェック手段（１１）を有することを特徴とする中間制御
装置のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008465A JP2710777B2 (ja) | 1988-01-20 | 1988-01-20 | 中間制御装置のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008465A JP2710777B2 (ja) | 1988-01-20 | 1988-01-20 | 中間制御装置のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184550A true JPH01184550A (ja) | 1989-07-24 |
| JP2710777B2 JP2710777B2 (ja) | 1998-02-10 |
Family
ID=11693882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008465A Expired - Fee Related JP2710777B2 (ja) | 1988-01-20 | 1988-01-20 | 中間制御装置のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710777B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004287526A (ja) * | 2003-03-19 | 2004-10-14 | Denso Corp | 調停回路のテスト装置及び調停回路のテスト方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012127692A1 (ja) * | 2011-03-24 | 2012-09-27 | 富士通株式会社 | 情報処理装置、送信装置、および情報処理装置の制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890423U (ja) * | 1982-10-14 | 1983-06-18 | 富士通株式会社 | 入出力装置診断装置 |
| JPS6170640A (ja) * | 1984-09-14 | 1986-04-11 | Hitachi Ltd | 自己診断機能付端末制御装置 |
-
1988
- 1988-01-20 JP JP63008465A patent/JP2710777B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890423U (ja) * | 1982-10-14 | 1983-06-18 | 富士通株式会社 | 入出力装置診断装置 |
| JPS6170640A (ja) * | 1984-09-14 | 1986-04-11 | Hitachi Ltd | 自己診断機能付端末制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004287526A (ja) * | 2003-03-19 | 2004-10-14 | Denso Corp | 調停回路のテスト装置及び調停回路のテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710777B2 (ja) | 1998-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7536597B2 (en) | Apparatus and method for controlling power, clock, and reset during test and debug procedures for a plurality of processor/cores | |
| US4429362A (en) | Data buffer operating in response to computer halt signal | |
| JPH01184550A (ja) | 中間制御装置のテスト回路 | |
| JPH1164450A (ja) | 半導体試験装置 | |
| JP2776679B2 (ja) | 情報処理システム | |
| JP2637653B2 (ja) | 冗長化制御装置 | |
| JPH0619810A (ja) | 二重化装置 | |
| JPH04329378A (ja) | 電源制御装置用自動試験方式 | |
| JPH0376352A (ja) | 擬似試験装置 | |
| JPS6123250A (ja) | 試験方式 | |
| JPH02197912A (ja) | クロックスキュー調整方式 | |
| JPH0364895B2 (ja) | ||
| JPS6123263A (ja) | 試験方式 | |
| JPS60243731A (ja) | 磁気デイスク制御装置の自己診断装置 | |
| JP2599795B2 (ja) | マイクロプロセッサ搭載回路の試験方法 | |
| JPS59121519A (ja) | 入出力制御装置におけるクロツク停止制御方式 | |
| JP2944729B2 (ja) | リモートチヤネル装置 | |
| KR19980021249A (ko) | 병렬 인터페이스 장치 | |
| JPH04227131A (ja) | 送受信試験回路 | |
| JPH0319055A (ja) | データ転送装置 | |
| JPH0587850B2 (ja) | ||
| JPH05160879A (ja) | データ転送装置の診断方法 | |
| JP2000112838A (ja) | データ転送試験装置 | |
| JPS6019271A (ja) | デ−タ・チヤネル装置 | |
| JPH0572616B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |