JPH04227131A - 送受信試験回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアル・データを送受
信するＬＳＩ又は装置等の送受信試験回路に関し、特に
送受信する機能を自立的に試験することができる送受信
試験回路に関する。近年、ＬＳＩ等の素子又は装置等は
他の素子・装置等との間でシリアル・データを送信及び
受信してシステムを構成するものがある。このシリアル
・データの送受信部の機能が正常に動作するかを確かめ
るためには、実際にデータの送信動作を行い、送信シリ
アル・ポートから期待されたデータが送信されているか
を検査し、また、受信シリアル・ポートに受信データを
入力し、期待されたデータが受信部より読み出せるかを
検査することが必要である。

【０００２】

【従来の技術】従来、この種の送受信試験回路を図６〜
図９に基づいて説明する。同図において従来の送受信試
験回路は、ＣＰＵ１の制御に基づいて送信部２及び受信
部３が他の装置との間でシリアル・データを送受信し、
試験モードの場合にＣＰＵ１によりモード切換部４を制
御して試験ループバック回路５を形成し、送信部２から
試験ループバック回路５を介してテスト・データをシリ
アル・データとして受信部３に送信し、この受信された
テスト・データをＣＰＵ１で検査して送受信の適否を判
断する構成である。

【０００３】次に、前記構成に基づく従来装置の動作に
ついて説明する。まず、ＣＰＵ１によりシステム電源投
入に際して初期化のためのシステム全体のリセットを行
ない、送信データレジスタ（ＴＤＲ）２２２に図９（Ａ
）示す初期値が設定される。このＣＰＵ１は前記モード
切換部４のモードレジスタ（ＭＲ）４１に（０１）Ｈを
書込むことにより、ループバック指示ＬＰＢのビットを
「１」にする（ステップ１０）。

【０００４】前記ＣＰＵ１は受信制御レジスタ（ＲＣＲ
）３１０の受信イネーブルＲＥＮにおけるビットを「１
」に書込み（ステップ１１）、送信データレジスタ（Ｔ
ＤＲ）２２２に任意のデータの（‐‐）Ｈを書込む（ス
テップ１２）。また前記ＣＰＵ１は送信制御レジスタ（
ＴＣＲ）２１０の送信イネーブルＴＥＮに（０１）Ｈを
書込む（ステップ１３）、前記送信制御レジスタ（ＴＣ
Ｒ）２１０及び送信データレジスタ（ＴＤＲ）２２２へ
の書込みにより送信部２において送信シーケンスが開始
する。

【０００５】この送信シーケンスは送信制御レジスタ（
ＴＣＲ）２１０から送信制御部２２０に対してフレーム
部の開始フラグＦＬＡＧの送信要求がなされ送信データ
レジスタ（ＴＤＲ）２２２に対して送信データの送出要
求、ＦＣＳの送出要求及び終了フラグＦＬＡＧの送出要
求が順次なされ、各送出されたフラグ、データ等をフレ
ーム組立部２２１で図９（Ｂ）に示すような送信フレー
ムを形成して送信する（ステップ１４）。この送信が終
了したか否かを判断するためにＣＰＵ１は送信ステータ
スレジスタ（ＴＳＲ）２１１から送信完了ステータスＴ
ＣＰを読出し（ステップ１５）、この読出した送信完了
ステータスＴＣＰが完了の（０１）Ｈであるか否かを判
断する（ステップ１６）。

【０００６】前記ＣＰＵ１が送信完了と判断した場合に
は、マルチプレクサ（ＭＵＸ）４２を介して試験用ルー
プバック回路５が形成され、受信部３が受信動作を開始
する（ステップ１７）。この受信部３はフレーム検出部
３２０でデータを分離して受信データレジスタ（ＲＤＲ
）３１２に書込む。ＣＰＵ１は受信データレジスタ（Ｒ
ＤＲ）３１２からデータを読出し（ステップ１８）、こ
の読出したデータと送信部２から送信されたデータとの
一致を判断する（ステップ１９）。この判別でデータが
一致と判断された場合には受信ステータスレジスタ（Ｒ
ＳＲ）３１１から受信完了ステータスＲＣＰを読出し（
ステップ２０）、この受信完了ステータスＲＣＰが完了
の（０１）Ｈであるか否かを判断する（ステップ２１）
。ＣＰＵ１が受信完了と判断した場合には送受信動作が
正常であると判断する（ステップ２２）。

【０００７】また、前記ステップ１６、ステップ１９、
ステップ２１においてＣＰＵ１が（０１）Ｈ又は一致し
ないと判断した場合には送受信動作が異常であると判断
する（ステップ２３）。

【０００８】

【発明が解決しようとする課題】従来の送受信試験回路
は以上のように構成されていたことから、ハードウェア
による簡単なループバック回路とＣＰＵ側の複雑なソフ
トウェアにより自己診断機能を実現しなければならず、
ＣＰＵにおける試験動作のためのソフトウェアの負担が
大きくなり、ソフトウェアが膨大なものとなるという課
題を有していた。特に、大容量データを転送する必要性
から通信処理の高速化が必要となるが、複雑なソフトウ
ェアで試験処理を行なうことから高速な送受信試験の自
己診断ができないという課題を有していた。

【０００９】本発明は、前記課題を解消するためになさ
れたもので、中央演算処理部（ＣＰＵ）におけるソフト
ウェアの増大を極力抑制すると共に、送受信試験の自己
診断を高速に行なうことができる送受信試験回路を提案
することを目的とする。

【００１０】

【課題を解決するための手段】図１は本発明の原理説明
図を示す。同図において本発明に係る送受信試験回路は
、送信部（２）と受信部（３）とを備える一の装置から
他の装置に対して中央演算処理部１の制御に基づいて、
データの送受信動作について試験を行なう送受信試験回
路において、前記送受信（２）及び受信部（３）が試験
モードに切換えられた場合に、前記送信部（２）と受信
部（３）とを接続して試験ループバック回路５を形成す
ると共に、送信部（２）と受信部（３）に対して制御信
号を出力して試験用のデータの送受信動作を指示するモ
ード切換部（４）を備えるものである。

【００１１】

【作用】本発明においては、モード切換部４が中央演算
処理部１の制御に基づいて試験モードに移行し、モード
切換部４が送信部２及び受信部３を制御して試験モード
を実行することにより、中央演算処理部１のソフトウェ
アでは試験モードの設定のみを行ない、試験モードの送
受信ルーチンをソフトウェアで実行する必要がなくなり
、試験用のソフトウェア量を削減すると共に、試験時間
を短縮する。

【００１２】

【実施例】（ａ）本発明の一実施例 以下、本発明の一実施例を図２ないし図４に基づいて説
明する。この図２は本実施例装置の構成ブロック図、図
３は各レジスタの信号フォーマット構成図、図４は本実
施例の試験動作フローチャートを示す。

【００１３】前記各図において本実施例に係る送受信試
験回路は、前記図６記載の従来装置と同様にＣＰＵ１、
送信部２、受信部３、モード切換部４及び試験ループバ
ック回路５を共通して備え、この構成に加え、前記受信
部３内に受信データの検査を行なう検査部３３を設ける
と共に、モード切換部４のモードレジスタ（ＭＲ）４１
から送信部２の送信制御レジスタ２１０及び受信部３の
受信制御レジスタ３１０に対して送受信のセット信号を
送出して制御する構成である。

【００１４】前記検査部３３は、フレーム検出部３２０
により分離された受信データと送信データレジスタ（Ｔ
ＤＲ）２１２から出力される送信データの期待値とを比
較して一致・不一致を検出し、この検出結果に基づいて
受信ステータスレジスタ（ＲＳＲ）３１１に自己診断ス
テータスＣＰＬを書込む構成である。次に、前記構成に
基づく本実施例の動作について説明する。まず、前提と
してＣＰＵ１からリセット時に送信データレジスタ（Ｔ
ＤＲ）２１２に対して図９（Ａ）に示すような初期値を
設定する。この初期値は通常動作時には無視され、送信
データレジスタ（ＴＤＲ）２１２内の格納データは空と
見倣される。さらに、ＣＰＵ１からモードレジスタ（Ｍ
Ｒ）４１に試験指令のためのテスト指示ＴＳＴにおける
ビットに「１」を書込む（ステップ１）。

【００１５】前記モードレジスタ（ＭＲ）４１はテスト
指示ＴＳＴのビット「１」により、マルチプレクサ（Ｍ
ＵＸ）４２及び検査部３３に制御信号を出力すると共に
、送信制御レジスタ（ＴＣＲ）２１０及び受信制御レジ
スタ（ＲＣＲ）３１０の送信・受信の各イネーブルＴＥ
Ｎ、ＲＥＮのビットを「１」にセットする（ステップ２
）。前記制御信号が入力されたマルチプレクサ（ＭＵＸ
）４２により端子２を選択して試験ループバック回路５
を形成し、この試験ループバック回路５を介して送信部
２から受信部３に図９（Ｂ）に示すようなＨＤＬＣ送信
フレームが送信されることとなる（ステップ２）。この
ＨＤＬＣ送信フレームは送信部２の送信シーケンスによ
り、送信制御部２２０からフレーム部に対して開始フラ
グＦＬＡＧの送信要求、送信データレジスタ（ＴＤＲ）
２１２の送信データの送出要求、ＦＣＳの送出要求、終
了フラグＦＬＡＧの送出要求が順次出力されることによ
り形成される。

【００１６】ここで、ＣＰＵ１は送信ステータスレジス
タ（ＴＳＲ）２１１における送信完了ステータスＴＣＰ
を読出し、この読出した送信ステータスＴＣＰが（０１
）Ｈか否かを判断する（ステップ４）。前記ステップ４
で送信ステータスＴＣＰが（０１）Ｈと判断された場合
には、受信部３ではモードレジスタ（ＭＲ）４１からの
制御により受信制御レジスタ（ＲＣＲ）３１０における
受信イネーブルＲＥＮのビットが「１」にセットされて
受信可能状態となり、試験ループバック回路５を介して
送出されるＨＤＬＣフレームの送信データを受信する（
ステップ５）。この受信データはフレーム検出部３２０
で開始・終了の各フラグＦＬＡＧ及びＦＣＳが検出、検
査、削除され、データが受信データレジスタ（ＲＤＲ）
３１２に一時的に格納される（ステップ５）。また、フ
レーム検出部３２０から出力される受信データは検査部
３３に入力され、前記送信データレジスタ（ＴＤＲ）２
１２から入力される送信データである期待値と比較し、
受信データが総て期待値と一致した場合には受信ステー
タスレジスタ（ＲＳＲ）３１１における自己診断ステー
タスＣＰＬのビットを「１」とするセット信号を出力す
る（ステップ５）。従って、検査部３３において受信デ
ータに異常がない場合にのみ、受信完了時に受信ステー
タスレジスタ（ＲＳＲ）３１１の受信完了ステータスＲ
ＣＰ及び自己診断ステータスＣＰＬのビットを共に「１
」にセットさせる（ステップ５）。

【００１７】さらにＣＰＵ１は受信ステータスレジスタ
（ＲＳＲ）の受信完了ステータスＲＣＰ及び自己診断ス
テータスＣＰＬを読出し（ステップ６）、この受信ステ
ータスレジスタ（ＲＳＲ）が（０３）Ｈであるか否かを
判断する（ステップ７）。この判断に基づいてＣＰＵ１
は受信ステータスレジスタ（ＲＳＲ）が（０３）Ｈかそ
れ以外の値かによって正常か異常が決定される（ステッ
プ８，９）。また、ステップ４で送信ステータスレジス
タ（ＴＳＲ）２１１が（０１）Ｈでない場合にもＣＰＵ
１が異常な送信動作と決定することとなる（ステップ９
）。

【００１８】このように、ＣＰＵ１が単にモード切換部
４に対してテスト指示ＴＳＴを指令するのみで、送・受
信部２，３がデータ送・受信を実行すると共に、受信部
３の検査部３３で受信データの適否を判断することから
、ＣＰＵ１におけるソフトウェア上の処理が極力少なく
なり、ソフトウェアの増大を抑制できると共に、試験動
作の高速化が図られることとなる。

【００１９】（ｂ）本発明の他の実施例図５に他の実施
例の概略構成図を示す。同図において他の実施例装置は
、送信部２Ａからの送信データは伝送線路７を介して他
の装置Ｂに伝送され、この他の装置Ｂの試験ループバッ
ク回路５Ｂにより伝送線路７を介して検査部４Ａに受信
・検査される構成である。このように伝送線路７を介し
てテスト用のデータを送受信することにより、伝送線路
７の異常をも検査し試験することができることとなる。

【００２０】また、前記各実施例においてはいずれも検
査部３３を受信部３内に設ける構成としたが、検査部３
３の機能をＣＰＵ１で実行させる構成とすることもでき
る。また、前記各実施例においては送信データレジスタ
（ＴＤＲ）２１２から試験用の送信データをフレーム組
立部２２１を介して送出すると共に検査部３３に対して
も送出する構成としたが、検査部３３が試験用の送信デ
ータを予め保持してこの保持したデータを期待値として
比較する構成とすることもできる。

【００２１】

【発明の効果】以上説明したように本発明においては、
モード切換部が中央演算処理部の制御に基づいて試験モ
ードに移行し、モード切換部が送信部及び受信部を制御
して試験モードを実行することにより、中央演算処理部
のソフトウェアでは試験モードの設定のみを行ない、試
験モードの送受信ルーチンをソフトウェアで実行する必
要がなくなり、試験用のソフトウェア量を削減すると共
に、試験時間を短縮する効果を有する。

【図面の簡単な説明】

【図１】本発明の送受信試験回路の原理構成を説明する
ための、原理説明図である。

【図２】本発明の一実施例を説明するための、構成ブロ
ック図である。

【図３】図２記載実施例の各レジスタの信号フォーマッ
ト構成図である。

【図４】図２記載実施例の動作を説明するための、試験
動作フローチャートである。

【図５】本発明の他の実施例の概略構成ブロック図であ
る。

【図６】従来の送受信試験回路の構成ブロック図である
。

【図７】従来回路の各レジスタの信号フォーマット構成
図である。

【図８】従来の送受信試験回路の試験動作フローチャー
トである。

【図９】一般的な送受信試験回路における送信データレ
ジスタの初期値及びＨＤＬＣ送信フレームの構成である
。

【符号の説明】

１…ＣＰＵ（中央演算処理部） ２…送信部 ３…受信部 ４…モード切換部 ５…試験ループバック回路 ６…送受信ポート ７…伝送線路 ２１…送信バッファ ２２…送信制御部 ３１…受信バッファ ３２…受信制御部 ３３…検査部 ４１…モードレジスタ（モード制御部）４２…マルチプ
レクサ（切換部）

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　送信部（２）と受信部（３）とを備え
   る一の装置から他の装置に対して中央演算処理部１の制
   御に基づいて、データの送受信動作について試験を行な
   う送受信試験回路において、前記送受信（２）及び受信
   部（３）が試験モードに切換えられた場合に、前記送信
   部（２）と受信部（３）とを接続して試験ループバック
   回路５を形成すると共に、送信部（２）と受信部（３）
   に対して制御信号を出力して試験用のデータの送受信動
   作を指示するモード切換部（４）を備えることを特徴と
   する送受信試験回路。
2. 【請求項２】　　前記請求項１記載の送受信試験回路に
   おいて、前記モード切換部４の制御に基づいて、受信部
   （３）で受信された試験用の受信データを送信部２から
   送信された試験用のデータを期待値として比較し、当該
   比較結果に基づいて受信データを検査する検査部３３を
   備えることを特徴とする送受信試験回路。
3. 【請求項３】　　前記請求項１又は２記載の送受信試験
   回路において、前記送信部（２）から送信される試験用
   のデータは試験ループバック回路５を経由することなく
   、前記他の装置の通常送受信時に用いられる送信回路を
   介して受信部（３）に送信されることを特徴とする送受
   信試験回路。
4. 【請求項４】　　前記請求項１ないし３記載の送受信試
   験回路において、前記送信部（２）及び受信部（３）が
   試験モードに切換えられた場合に、送信部（２）の初期
   化リセット時に試験モードの特定値を送信部（２）の送
   信バッファ（２１）にセットすることを特徴とする送受
   信試験回路。