JPH0715325A - 同期外れ検出回路 - Google Patents
同期外れ検出回路Info
- Publication number
- JPH0715325A JPH0715325A JP4204775A JP20477592A JPH0715325A JP H0715325 A JPH0715325 A JP H0715325A JP 4204775 A JP4204775 A JP 4204775A JP 20477592 A JP20477592 A JP 20477592A JP H0715325 A JPH0715325 A JP H0715325A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- output
- synchronization
- synchronism
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】
【目的】 入力信号に混入したノイズやジッタ等の外乱
や位相同期回路の同期特性に関わらず、安定に同期外れ
検出を行うことが可能な同期外れ検出技術を提供する。 【構成】 位相比較手段6の絶対値出力11を、大小比
較手段16で基準値と比較し、この結果を記憶手段17
に記憶する。データ処理手段18は、記憶されたデータ
を処理する事により同期外れ検出を行う。このように位
相比較結果の時間的推移を観測して同期外れを検出する
ので、安定な同期外れ検出を行う事が出来る。
や位相同期回路の同期特性に関わらず、安定に同期外れ
検出を行うことが可能な同期外れ検出技術を提供する。 【構成】 位相比較手段6の絶対値出力11を、大小比
較手段16で基準値と比較し、この結果を記憶手段17
に記憶する。データ処理手段18は、記憶されたデータ
を処理する事により同期外れ検出を行う。このように位
相比較結果の時間的推移を観測して同期外れを検出する
ので、安定な同期外れ検出を行う事が出来る。
Description
【0001】
【産業上の利用分野】本発明は、同期外れ検出技術に関
し、特に、磁気ディスク、磁気テープ記憶装置等におけ
る位相同期回路などでの同期状態、非同期状態の検出に
適用して有効な技術に関する。
し、特に、磁気ディスク、磁気テープ記憶装置等におけ
る位相同期回路などでの同期状態、非同期状態の検出に
適用して有効な技術に関する。
【0002】
【従来の技術】磁気ディスク、磁気テープ装置からの読
出しデータの再生等では、データに位相同期したクロッ
クを生成し、このクロックのタイミングにより、データ
の‘1’、‘0’を判定している。この位相同期回路
は、データに同期したクロックの生成手段として広く一
般に用いられている。しかしながら、位相同期回路は、
入力データ周波数と位相同期回路自走周波数の差が大の
場合、或は入力データに大きな速度変動成分やノイズの
混入等があると、同期状態が維持出来なくなる場合があ
り、もし、同期が外れた場合にはデータの‘1’、
‘0’を誤って判定してしまう危険性が生ずる。この
為、位相同期回路に同期外れ検出手段を設け、検出結果
を用いて、早期に位相同期回路がロック状態となる様、
位相同期回路の系を切替える等の処理を行う方法が考案
されている。
出しデータの再生等では、データに位相同期したクロッ
クを生成し、このクロックのタイミングにより、データ
の‘1’、‘0’を判定している。この位相同期回路
は、データに同期したクロックの生成手段として広く一
般に用いられている。しかしながら、位相同期回路は、
入力データ周波数と位相同期回路自走周波数の差が大の
場合、或は入力データに大きな速度変動成分やノイズの
混入等があると、同期状態が維持出来なくなる場合があ
り、もし、同期が外れた場合にはデータの‘1’、
‘0’を誤って判定してしまう危険性が生ずる。この
為、位相同期回路に同期外れ検出手段を設け、検出結果
を用いて、早期に位相同期回路がロック状態となる様、
位相同期回路の系を切替える等の処理を行う方法が考案
されている。
【0003】例えば、特開昭62−166618号公報
に開示された技術では、位相比較手段、可変分周手段、
周期外れ検出手段、基準周波数発生手段、帰還路より、
ディジタル位相同期回路を構成している。その構成の一
例を図5に示す。この図5に例示されるような従来技術
の概要を簡単に説明すると、位相比較手段3、可変分周
手段2、及びこの可変分周手段2の出力を位相比較手段
3の入力に帰還する帰還路5より位相同期回路が構成さ
れる。同期外れ検出手段4では、位相比較手段3の検出
結果を用いて、位相同期回路がロックしていない状態が
連続している事を検出する。この時、基準周波数発生手
段1では、位相同期回路のロックレンジからのずれ方向
を検出して、基準周波数発生手段1の出力周波数を切替
える事により、入力信号の周波数にロックした位相同期
信号を生成する。
に開示された技術では、位相比較手段、可変分周手段、
周期外れ検出手段、基準周波数発生手段、帰還路より、
ディジタル位相同期回路を構成している。その構成の一
例を図5に示す。この図5に例示されるような従来技術
の概要を簡単に説明すると、位相比較手段3、可変分周
手段2、及びこの可変分周手段2の出力を位相比較手段
3の入力に帰還する帰還路5より位相同期回路が構成さ
れる。同期外れ検出手段4では、位相比較手段3の検出
結果を用いて、位相同期回路がロックしていない状態が
連続している事を検出する。この時、基準周波数発生手
段1では、位相同期回路のロックレンジからのずれ方向
を検出して、基準周波数発生手段1の出力周波数を切替
える事により、入力信号の周波数にロックした位相同期
信号を生成する。
【0004】
【発明が解決しようとする課題】上記従来技術では、位
相比較結果が、あらかじめ設定したロックレンジ以上の
位相差を連続して検出した場合を同期外れ状態として、
検出を行っている。この為、本検出方式を高次の閉ルー
プ伝達関数を有する位相同期回路に適用すると、引込み
状態が完了するまでに必ず位相差‘0’を通過する振動
的な特性を有する事から、同期外れ検出回路は、同期引
込み状態が完了する以前に検出を停止してしまう。例え
ば、2次の閉ループ伝達関数を有する位相同期回路にお
いては、図6に示す様な同期引込み特性を有する事が文
献等により広く知られている。この特性は、同期引込み
動作開始後、一度位相差が‘0’となり、再度、引込み
動作開始時と逆方向の位相ずれを発生した後、安定した
同期状態となる事を示している。従って、いかなるロッ
クレンジを設定しても、最初の位相差‘0’の時点で同
期外れ検出がリセットされてしまう。
相比較結果が、あらかじめ設定したロックレンジ以上の
位相差を連続して検出した場合を同期外れ状態として、
検出を行っている。この為、本検出方式を高次の閉ルー
プ伝達関数を有する位相同期回路に適用すると、引込み
状態が完了するまでに必ず位相差‘0’を通過する振動
的な特性を有する事から、同期外れ検出回路は、同期引
込み状態が完了する以前に検出を停止してしまう。例え
ば、2次の閉ループ伝達関数を有する位相同期回路にお
いては、図6に示す様な同期引込み特性を有する事が文
献等により広く知られている。この特性は、同期引込み
動作開始後、一度位相差が‘0’となり、再度、引込み
動作開始時と逆方向の位相ずれを発生した後、安定した
同期状態となる事を示している。従って、いかなるロッ
クレンジを設定しても、最初の位相差‘0’の時点で同
期外れ検出がリセットされてしまう。
【0005】また、入力信号周波数が、位相同期回路自
走周波数に対し大きく異なっており、同期引込みが行え
ない場合においては、入力信号周波数と位相同期回路生
成信号周波数が異なっていても図2に示す様に偶発的に
位相差が‘0’となる場合があり、この場合において
も、同期外れ検出はリセットされてしまう。また、入力
信号に混入したノイズ等により、位相比較結果が偶然小
さくなる場合においても同様の現象が発生する。
走周波数に対し大きく異なっており、同期引込みが行え
ない場合においては、入力信号周波数と位相同期回路生
成信号周波数が異なっていても図2に示す様に偶発的に
位相差が‘0’となる場合があり、この場合において
も、同期外れ検出はリセットされてしまう。また、入力
信号に混入したノイズ等により、位相比較結果が偶然小
さくなる場合においても同様の現象が発生する。
【0006】以上述べた様に従来の技術では、高次の閉
ループ伝達関数を有する位相同期回路や非同期状態での
入力信号と位相同期回路出力の位相関係、ノイズの混入
等により、非同期状態でも同期外れ状態がリセットされ
る事があり、同期外れ状態を安定に検出する事が出来な
い。この為、早期に同期を回復する為の位相同期回路の
系の切替えが断続的となり、同期状態回復時間の短縮に
効果が得られないという問題があった。
ループ伝達関数を有する位相同期回路や非同期状態での
入力信号と位相同期回路出力の位相関係、ノイズの混入
等により、非同期状態でも同期外れ状態がリセットされ
る事があり、同期外れ状態を安定に検出する事が出来な
い。この為、早期に同期を回復する為の位相同期回路の
系の切替えが断続的となり、同期状態回復時間の短縮に
効果が得られないという問題があった。
【0007】本発明の目的は、入力信号に混入した一時
的ノイズや、位相同期回路の閉ループの特性に関わら
ず、位相同期回路の同期外れ状態を安定に検出する事が
可能な同期外れ検出技術を提供する事にある。
的ノイズや、位相同期回路の閉ループの特性に関わら
ず、位相同期回路の同期外れ状態を安定に検出する事が
可能な同期外れ検出技術を提供する事にある。
【0008】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0010】上記目的を達成するため、入力信号と位相
同期回路出力信号のエッジ間隔を計測する位相比較手段
と、この位相比較手段からの出力を設定基準値と比較す
る大小比較手段と、この大小比較手段の出力結果を位相
比較が行われる毎に記憶する記憶手段と、この記憶手段
データをもとに同期外れか否かを決定する記憶データ処
理手段とを設け、前記記憶データ処理手段では、記憶デ
ータ中の基準値以上の位相差を示すビットの連続性と頻
度から同期外れ検出結果のセット、リセット条件を決定
するようにしたものである。
同期回路出力信号のエッジ間隔を計測する位相比較手段
と、この位相比較手段からの出力を設定基準値と比較す
る大小比較手段と、この大小比較手段の出力結果を位相
比較が行われる毎に記憶する記憶手段と、この記憶手段
データをもとに同期外れか否かを決定する記憶データ処
理手段とを設け、前記記憶データ処理手段では、記憶デ
ータ中の基準値以上の位相差を示すビットの連続性と頻
度から同期外れ検出結果のセット、リセット条件を決定
するようにしたものである。
【0011】すなわち、位相比較結果のデータを設定基
準値と比較し、その比較結果の大小をビットとして順次
記憶しておき、記憶されたデータ中に、設定基準値以上
の比較結果を記憶したビットが何ビットあるかによっ
て、同期外れ検出を行うものである。
準値と比較し、その比較結果の大小をビットとして順次
記憶しておき、記憶されたデータ中に、設定基準値以上
の比較結果を記憶したビットが何ビットあるかによっ
て、同期外れ検出を行うものである。
【0012】この場合に、同期外れ状態を早期に検出す
る為に、設定基準値以上の比較結果が連続している事を
検出したら、同期外れ検出結果をセットし、記憶された
データ中に設定基準値以下の比較結果を記憶したビット
が何ビットあるかによってリセットを行うものである。
る為に、設定基準値以上の比較結果が連続している事を
検出したら、同期外れ検出結果をセットし、記憶された
データ中に設定基準値以下の比較結果を記憶したビット
が何ビットあるかによってリセットを行うものである。
【0013】
【作用】位相比較手段は、大小比較手段に作用し、入力
信号と位相同期回路出力信号のエッジ間隔を計測し、そ
の位相差を出力する。
信号と位相同期回路出力信号のエッジ間隔を計測し、そ
の位相差を出力する。
【0014】大小比較手段は、大小比較結果の記憶手段
に作用し、位相比較手段で計測された位相差の設定基準
値に対する大小を判定し、1ビットのデータとして記憶
手段に入力する。
に作用し、位相比較手段で計測された位相差の設定基準
値に対する大小を判定し、1ビットのデータとして記憶
手段に入力する。
【0015】記憶手段及び記憶データ処理手段は、同期
外れ検出結果生成に作用し、位相比較が行われる毎に大
小比較手段の出力結果を記憶手段がデータとして蓄え、
記憶データ処理手段は記憶手段が有しているデータを処
理する事により、同期外れ状態であるか、否かを判定し
出力する。
外れ検出結果生成に作用し、位相比較が行われる毎に大
小比較手段の出力結果を記憶手段がデータとして蓄え、
記憶データ処理手段は記憶手段が有しているデータを処
理する事により、同期外れ状態であるか、否かを判定し
出力する。
【0016】
【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。
に説明する。
【0017】図1は、本発明による同期外れ検出回路の
一実施例を示すブロック図であるが、ここで本実施例の
説明に先立って、その動作を明確にする為、2次のディ
ジタル位相同期回路の一実施例について説明し、その
後、本実施例の同期外れ検出回路について詳述する。
一実施例を示すブロック図であるが、ここで本実施例の
説明に先立って、その動作を明確にする為、2次のディ
ジタル位相同期回路の一実施例について説明し、その
後、本実施例の同期外れ検出回路について詳述する。
【0018】図3は、本発明を用いた一実施例である2
次のディジタル位相同期回路の構成図である。図中、6
は位相比較手段、7はループフィルタ、8は可変分周手
段、9は同期外れ検出手段、10はゲイン切替え手段、
11は位相比較手段6の絶対値出力、12は同期外れ検
出手段出力、13は可変分周手段出力、及び位相同期回
路出力信号、14は入力信号、15は位相比較手段6か
らの符号付き出力であり、以上の構成により位相同期回
路を構成している。
次のディジタル位相同期回路の構成図である。図中、6
は位相比較手段、7はループフィルタ、8は可変分周手
段、9は同期外れ検出手段、10はゲイン切替え手段、
11は位相比較手段6の絶対値出力、12は同期外れ検
出手段出力、13は可変分周手段出力、及び位相同期回
路出力信号、14は入力信号、15は位相比較手段6か
らの符号付き出力であり、以上の構成により位相同期回
路を構成している。
【0019】位相比較手段6は、入力信号14の立上り
エッジと位相同期回路出力信号13の立上りエッジの位
相差を基準クロックで計数し、その計数結果を同期外れ
検出手段8、及びループフィルタ7に出力する。なお、
位相同期回路出力信号13に対する入力信号14の位相
ずれ方向により、ループフィルタ7には計数結果に符号
を加えた計数値、すなわち位相比較手段6の符号付き出
力15が出力され、同期外れ検出手段9には計数結果の
絶対値、すなわち位相比較手段6の絶対値出力11が出
力される。
エッジと位相同期回路出力信号13の立上りエッジの位
相差を基準クロックで計数し、その計数結果を同期外れ
検出手段8、及びループフィルタ7に出力する。なお、
位相同期回路出力信号13に対する入力信号14の位相
ずれ方向により、ループフィルタ7には計数結果に符号
を加えた計数値、すなわち位相比較手段6の符号付き出
力15が出力され、同期外れ検出手段9には計数結果の
絶対値、すなわち位相比較手段6の絶対値出力11が出
力される。
【0020】ループフィルタ7は、高域遮断特性を有
し、位相比較手段6の符号付き出力15から可変分周手
段8の分周数を演算により決定し出力する。この際、入
力信号14のジッタ成分などの高周波成分が除去され
る。また、このループフィルタ7は、直流ゲイン特性の
異なるハイゲイン、ローゲインの2つの係数を持ち、ゲ
イン切替え手段10の出力により係数を切替え、位相同
期回路のループゲインを切替える機能を持つ。
し、位相比較手段6の符号付き出力15から可変分周手
段8の分周数を演算により決定し出力する。この際、入
力信号14のジッタ成分などの高周波成分が除去され
る。また、このループフィルタ7は、直流ゲイン特性の
異なるハイゲイン、ローゲインの2つの係数を持ち、ゲ
イン切替え手段10の出力により係数を切替え、位相同
期回路のループゲインを切替える機能を持つ。
【0021】可変分周手段8は、ループフィルタ7の出
力値に応じて、基準クロック分周数を変化させる事によ
り、位相同期回路出力信号13を生成する。
力値に応じて、基準クロック分周数を変化させる事によ
り、位相同期回路出力信号13を生成する。
【0022】同期外れ検出手段9は、位相比較手段6の
絶対値出力11から位相同期回路が同期状態にあるか、
非同期状態にあるかを検出し、ゲイン切替え手段10に
出力する。
絶対値出力11から位相同期回路が同期状態にあるか、
非同期状態にあるかを検出し、ゲイン切替え手段10に
出力する。
【0023】ゲイン切替え手段10は、同期外れ検出手
段出力12を用いて、ループフィルタ7の係数を切替え
る手段であって、同期外れ検出手段出力12が同期外れ
状態を示している時には、ループフィルタ係数をハイゲ
イン係数として位相同期回路のループゲインを高くし、
同期引込み動作時間の短縮を図る。同期外れ検出手段出
力12が同期外れ状態を示していない場合には、ループ
フィルタ係数をローゲイン係数として、位相同期回路の
ループゲインを低くする事により、入力信号14のジッ
タ成分等の高周波成分を効率良く除去し、位相同期回路
出力信号13のジッタ成分を小さくする事が出来る。
段出力12を用いて、ループフィルタ7の係数を切替え
る手段であって、同期外れ検出手段出力12が同期外れ
状態を示している時には、ループフィルタ係数をハイゲ
イン係数として位相同期回路のループゲインを高くし、
同期引込み動作時間の短縮を図る。同期外れ検出手段出
力12が同期外れ状態を示していない場合には、ループ
フィルタ係数をローゲイン係数として、位相同期回路の
ループゲインを低くする事により、入力信号14のジッ
タ成分等の高周波成分を効率良く除去し、位相同期回路
出力信号13のジッタ成分を小さくする事が出来る。
【0024】以上が、本発明を適用した2次のディジタ
ル位相同期回路の一実施例の説明であり、以下、本発明
の同期外れ検出手段9の一実施例について、図1を用い
て詳述する。
ル位相同期回路の一実施例の説明であり、以下、本発明
の同期外れ検出手段9の一実施例について、図1を用い
て詳述する。
【0025】同期外れ検出手段9は、大小比較手段1
6、記憶手段17、データ処理手段18により構成され
る。なお、本実施例では同期外れ検出手段9に必要な位
相比較手段6を含んでいないが、これは位相同期回路を
構成するループ、すなわち位相比較手段6、ループフィ
ルタ7、可変分周手段8を位相比較手段6と共通化し、
回路構成を簡略化している為である。
6、記憶手段17、データ処理手段18により構成され
る。なお、本実施例では同期外れ検出手段9に必要な位
相比較手段6を含んでいないが、これは位相同期回路を
構成するループ、すなわち位相比較手段6、ループフィ
ルタ7、可変分周手段8を位相比較手段6と共通化し、
回路構成を簡略化している為である。
【0026】次に各構成要素の動作について説明する。
大小比較手段16は、位相比較手段6の絶対値出力11
と基準値を比較し、位相比較手段6の絶対値出力11が
基準値に対して大きい場合論理値‘1’を、小さい場合
には論理値‘0’を出力する。
大小比較手段16は、位相比較手段6の絶対値出力11
と基準値を比較し、位相比較手段6の絶対値出力11が
基準値に対して大きい場合論理値‘1’を、小さい場合
には論理値‘0’を出力する。
【0027】記憶手段17は、シフトレジスタによって
構成され、位相比較が行われる毎に大小比較手段16の
出力を取り込み、記憶する。
構成され、位相比較が行われる毎に大小比較手段16の
出力を取り込み、記憶する。
【0028】データ処理手段18では、記憶手段17に
蓄えられたデータと、セット条件24、リセット条件2
5により同期外れ検出手段出力12を決定する。
蓄えられたデータと、セット条件24、リセット条件2
5により同期外れ検出手段出力12を決定する。
【0029】このデータ処理手段18の一構成例を図4
を用いてさらに詳述する。データ処理手段18は、セッ
ト条件検出手段20、加算器21、大小比較手段22、
SRフリップフロップ23より構成される。セット条件
検出手段20は、記憶手段出力データ19の最下位ビッ
トから上位nビットが全て‘1’である事を検出する機
能を有し、ビット数nは、セット条件24によって外部
より設定される。すなわち、記憶手段17はシフトレジ
スタにより構成され、その最下位ビットは一番新しい大
小比較手段16の出力結果が記憶されている為、記憶手
段出力データ19の最下位ビットからnビット区間が全
て‘1’である事を検出する事により、位相同期回路に
おいて大きな位相差が連続して発生している事を検出す
る。この結果は、SRフリップフロップ23のセット端
子に入力され、このセット条件が成立した時にSRフリ
ップフロップ23はセットされる。
を用いてさらに詳述する。データ処理手段18は、セッ
ト条件検出手段20、加算器21、大小比較手段22、
SRフリップフロップ23より構成される。セット条件
検出手段20は、記憶手段出力データ19の最下位ビッ
トから上位nビットが全て‘1’である事を検出する機
能を有し、ビット数nは、セット条件24によって外部
より設定される。すなわち、記憶手段17はシフトレジ
スタにより構成され、その最下位ビットは一番新しい大
小比較手段16の出力結果が記憶されている為、記憶手
段出力データ19の最下位ビットからnビット区間が全
て‘1’である事を検出する事により、位相同期回路に
おいて大きな位相差が連続して発生している事を検出す
る。この結果は、SRフリップフロップ23のセット端
子に入力され、このセット条件が成立した時にSRフリ
ップフロップ23はセットされる。
【0030】以上のように、同期状態ではありえない大
きな位相差が連続して発生した場合に同期外れ検出結果
をセットする為、入力信号14に混入した単発的ノイズ
やジッタ成分の影響を受ける事なく、同期外れ状態を正
確、安定に検出する事が出来る。
きな位相差が連続して発生した場合に同期外れ検出結果
をセットする為、入力信号14に混入した単発的ノイズ
やジッタ成分の影響を受ける事なく、同期外れ状態を正
確、安定に検出する事が出来る。
【0031】加算器21は、記憶手段出力データ19の
全ビットを加算する事により記憶されている‘1’の数
を計数する。大小比較手段22は、リセット条件25の
値と加算器21の出力値を比較し、その結果はSRフリ
ップフロップ23のリセット端子に入力される。このリ
セット条件が成立した時、すなわち加算器21の出力値
がリセット条件25より小さい場合にSRフリップフロ
ップ23はリセットされる。
全ビットを加算する事により記憶されている‘1’の数
を計数する。大小比較手段22は、リセット条件25の
値と加算器21の出力値を比較し、その結果はSRフリ
ップフロップ23のリセット端子に入力される。このリ
セット条件が成立した時、すなわち加算器21の出力値
がリセット条件25より小さい場合にSRフリップフロ
ップ23はリセットされる。
【0032】このように、位相外れの頻度でリセットの
条件を決めている為、入力信号14に混入した単発的ノ
イズやジッタ成分等の影響を受けず安定に位相外れ検出
が行え、ハイゲインによる同期引込み動作が完了する前
にローゲインに切替わってしまう現象を回避出来、高速
な同期引込み動作を保証出来る。
条件を決めている為、入力信号14に混入した単発的ノ
イズやジッタ成分等の影響を受けず安定に位相外れ検出
が行え、ハイゲインによる同期引込み動作が完了する前
にローゲインに切替わってしまう現象を回避出来、高速
な同期引込み動作を保証出来る。
【0033】また、本実施例では、セット条件に位相外
れの連続性を、リセット条件に位相外れの頻度を設定し
ているが、これは使用される条件によっては逆にしても
良く、また、連続性と頻度の両方を見てセット、リセッ
トを行っても良い。
れの連続性を、リセット条件に位相外れの頻度を設定し
ているが、これは使用される条件によっては逆にしても
良く、また、連続性と頻度の両方を見てセット、リセッ
トを行っても良い。
【0034】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【0035】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0036】すなわち、本発明の同期外れ検出回路によ
れば、回路方式によらず、また、入力信号にノイズやジ
ッタ成分が混入した場合でも影響を受ける事なく、安定
に同期外れ検出を行う事が出来る、という効果が得られ
る。
れば、回路方式によらず、また、入力信号にノイズやジ
ッタ成分が混入した場合でも影響を受ける事なく、安定
に同期外れ検出を行う事が出来る、という効果が得られ
る。
【0037】さらに、ディジタル回路により容易に構成
する事が出来る為、高集積化が容易であり、温度変動、
経時変化等に関係無く安定した動作が可能である。
する事が出来る為、高集積化が容易であり、温度変動、
経時変化等に関係無く安定した動作が可能である。
【図1】本発明の一実施例である同期外れ検出回路の構
成を示すブロック図である。
成を示すブロック図である。
【図2】周波数が異なる場合の位相差の一例を示す線図
である。
である。
【図3】本発明の一実施例である同期外れ検出回路にお
ける位相同期回路の構成の一例を示すブロック図であ
る。
ける位相同期回路の構成の一例を示すブロック図であ
る。
【図4】本発明の一実施例である同期外れ検出回路にお
けるデータ処理手段回路の構成の一例を示すブロック図
である。
けるデータ処理手段回路の構成の一例を示すブロック図
である。
【図5】従来の位相同期回路の一例を示すブロック図で
ある。
ある。
【図6】2次の閉ループ伝達関数を有する位相同期回路
の同期引込み特性の一例を示す線図である。
の同期引込み特性の一例を示す線図である。
1 基準周波数発生手段 2 可変分周手段 3 位相比較手段 4 同期外れ検出手段 5 帰還路 6 位相比較手段 7 ループフィルタ 8 可変分周手段 9 同期外れ検出手段 10 ゲイン切替え手段 11 絶対値出力 12 同期外れ検出手段出力 13 位相同期回路出力信号(可変分周手段出力) 14 入力信号 15 符号付き出力 16 大小比較手段 17 記憶手段 18 データ処理手段 19 記憶手段出力データ 20 セット条件検出手段 21 加算器 22 大小比較手段 23 SRフリップフロップ 24 セット条件 25 リセット条件
Claims (1)
- 【請求項1】 入力信号に位相が同期したクロックを生
成する位相同期回路の同期外れ検出回路であって、入力
信号と位相同期回路出力信号のエッジ間隔を計測する位
相比較手段と、この位相比較手段の位相比較結果と基準
値との大小判定を行う大小比較手段と、この大小比較手
段の出力結果を位相比較が行われる毎に順次記憶する記
憶手段と、該記憶手段の記憶内容を処理し同期外れ検出
結果を出力する記憶データ処理手段とを有し、前記記憶
データ処理手段は、記憶データ中の基準値以上の位相差
を示すビットの連続性と頻度から同期外れ検出結果のセ
ット、リセット条件を決定する事を特徴とする同期外れ
検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4204775A JPH0715325A (ja) | 1992-07-31 | 1992-07-31 | 同期外れ検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4204775A JPH0715325A (ja) | 1992-07-31 | 1992-07-31 | 同期外れ検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0715325A true JPH0715325A (ja) | 1995-01-17 |
Family
ID=16496146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4204775A Pending JPH0715325A (ja) | 1992-07-31 | 1992-07-31 | 同期外れ検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0715325A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6411141B1 (en) | 1998-04-02 | 2002-06-25 | Nec Corporation | PLL circuit |
-
1992
- 1992-07-31 JP JP4204775A patent/JPH0715325A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6411141B1 (en) | 1998-04-02 | 2002-06-25 | Nec Corporation | PLL circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7187738B2 (en) | Processing high-speed digital signals | |
US6819153B2 (en) | Semiconductor device for clock signals synchronization accuracy | |
JP3327249B2 (ja) | Pll回路 | |
JP3457626B2 (ja) | ジッタ検出回路 | |
US6954510B2 (en) | Phase-locked loop lock detector circuit and method of lock detection | |
US6960960B2 (en) | Frequency detector detecting variation in frequency difference between data signal and clock signal | |
JPS5957530A (ja) | 位相同期回路 | |
US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
JPH0715325A (ja) | 同期外れ検出回路 | |
JP2000228660A (ja) | クロック再生/識別装置 | |
US6680992B1 (en) | Clock identification and reproduction circuit | |
JPH0349319A (ja) | 同期検出方式 | |
JPH05227017A (ja) | 収束モード切り換え式ディジタルpll装置 | |
JPH10228730A (ja) | クロック生成回路 | |
JP3204175B2 (ja) | クロック位相同期回路 | |
JPS61214868A (ja) | Pll回路 | |
JPH03255743A (ja) | ビット同期回路 | |
JP2748746B2 (ja) | 位相同期発振器 | |
JPS6174464A (ja) | 垂直同期信号作成回路 | |
JPH09130237A (ja) | Pll回路及び転送データ信号処理装置 | |
JP3439369B2 (ja) | Pll回路 | |
JP3003471B2 (ja) | クロック切替回路 | |
JPH0763148B2 (ja) | 位相同期回路 | |
JPH07201137A (ja) | 位相同期ループのロック検出方法及びロック検出装置 | |
JP2891814B2 (ja) | ディジタルpll回路 |