JPH01134546A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は内部メモリと外部メモリとをアクセスする演算
処理装置に関する。

（従来の技術） 従来、この種の演算処理装置は、内部メモリと外部メモ
リとを同一メモリ空間として扱い、単一のアドレスレジ
スタを介してアクセスしていた。

一方、信号処理装置等では演算処理速度向上の要求に対
応するため、別個のメモリ空間を持つ複数のアドレスレ
ジスタを用い、インストラクションやデータを同時にア
クセスすることを可能とした。複数メモリ空間はインス
トラクションメモリ空間、データメモリ空間等から構成
され、特にデータメモリ空間は複数存在することがある
。さらに、複数のメモリ空間の利点を最大限に生かすた
めに、インストラクションコード転送用バスとデータ転
送用バスの分離が行なわれている。また、内部メモリ用
アドレスレジスタと外部メモリ用アドレスレジ夏夕を別
個のハードウェア資源として持つことにり、内部のメモ
リ空間と外部のメモリ空間に対するアクセスを同時に行
なうことを可能としている。

〔発明が解決しようとする問題点〕

上述した内部メモリと外部メモリが単一メモリ空間に存
在するものとしてアドレス指定可能なアドレスレジスタ
を有する装置においては、メモリへ訊アクセスを行なう
時、内部メモリをアクセスするのか外部メモリをアクセ
スす″るのかを意識することなくアドレッシングするこ
とができるので、ソフトウェアの負担を著しく低減する
ことができるが、同時アクセス可能な内部メモリと外部
メモリに対してアドレス用ハードウェアを１系統しか有
していないために、ソフトウェア面で工夫しても処理速
度を十分に向上させることができないという欠点があり
、一方、複数メモリ空間を持ち、内部のメモリ空間と外
部のメモリ空間に対するアクセスを同時に行なうことが
可能な装置においては、外部メモリへのアクセスを行な
う時、内部メモリアドレスレジスタと外部メモリアドレ
スレジスタを使用する必要性が生じた場合、二つのアド
レスレジスタを並列に動作させると、スピードは最大限
度まで上げることが可能となるが、内部メモリをアクセ
スするのか外部メモリをアクセスするのかを常に意識し
てアドレッシングせねばならず、ソフトウェアの負担が
著しく増加するという欠点がある。

（問題点を解決するための手段） 本発明の演算処理装置は、内部メモリと演算処理手段と
を有し、演算処理手段が内部メモリと外部メモリとをア
クセスできる演算処理装置であって、それぞれ内部メモ
リまたは外部メモリのアドレスを指定する複数のアドレ
ス指定手段と、第１、第２のモード信号を出力するモー
ド信号出力手段と、モード信号出力手段が第１のモード
信号を出力したときは、内部メモリと外部メモリとをそ
れぞれ独立したメモリ空間として、演算処理手段が複数
のアドレス指定手段にり、内部メモリと外部メモリとを
並列にアクセスできるようにし、モード信号出力手段が
第２のモード信号を出力したときは、複数のアドレス指
定手段のうち、いずれか１つのアドレス指定手段を選択
し、選択したアドレス指定手段にり、演算処理手段が内
部メモリと外部メモリとを同一のメモリ空間としてアク
セスできるようにする選択手段とを有する。

〔作　用〕

したがって、モード信号出力手段が出力する第１、第２
のモード信号に基づいて、選択手段にアー　ドレス指定
手段を選択させ、第１のモード信号が出力されていると
きは内部メモリと外部メモリとを並列にアクセスして実
行スピードを上げ、第２のモード信号が出力されている
ときは内部メモリと外部メモリとを単一のメモリ空間と
してみなし−てソフトウェアの負担を軽減できる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の演算処理装置の第１の実施例を示す構
成図、第２図（ａ）　、　（ｂ）は第１図の実施例によ
るメモリマツプを示す図である。

演算処理装置は、内部メモリ４０と、内部メモリ４０、
外部メモリ４１にそれぞれ接続されたセレクタ３０．３
１と、内部メモリ４０のアドレス数を保持しているアド
レス数保持回路２２と、論理アドレスバス６０，６１か
らそれぞれ論理アドレスを入力し物理アドレスに変換す
る物理アドレスジェネレータ２０．２１と、物理アドレ
スジェネレータ２０．２１の出力する物理アドレスを入
力し、セレクタ３０あるいはセレクタ３１に出力する物
理アドレスレジスタ１０．１７とから構成されている。

次に本実施例の動作について第２図を参照して説明する
。

（，１）内部メモリ４０と外部メモリ４１を同時にアク
セスするように指示を受けた場合（第２図（ａ））。　
　　　　　− 第１のモード信号がアドレスモード切替器５０よりセレ
クタ３０．３１に出力される。セレクタ３０は、第１の
モード信号を入力すると、物理アドレスジェネレータ２
０が出力する制御信号ＣＬＩに制御され、物理アドレス
ジェネレータ２０の出力する物理アドレスを物理アドレ
スレジスタ１０を介して入力し、内部メモリ４０に出力
する。セレクタ３１は、第１のモード信号を入力すると
、物理アドレスジェネレータ２１が出力する制御信号Ｃ
Ｌ３に制御され、物理アドレスジェネレータ２１の出力
する物理アドレスを物理アドレスレジスタ１１を介して
入力し、外部メモリ４１に出力する。つまり、内部メモ
リ４０、外部メモリ４１は、それぞれ独立したメモリ空
間１゜２とみなされ、論理アドレスバス６０，８１に出
力される論理アドレスによりそれぞれ並列にアクセスさ
れる。

（２）内部メモリ４０と外部メモリ４１とが単一メモリ
空間に存在するものとしてアクセスするよう指示を受け
た場合（第２図（ｂ））。

第２のモード信号がアドレスモード切替器５０よりセレ
クタ３０．３１に出力される。セレクタ３０．３１はと
もに物理アドレスレジスタ１０からの物理アドレスを選
択する。つまり、物理アドレスレジスタ１０は内部メモ
リ４０と外部メモリ４１とをメモリ空間１，２からなる
単一のメモリ空間３に存在するものとして扱うことがで
きる。

まず、内部メモリ４０と外部メモリ４１が単一メモリ空
間３に存在するものとして指定された論理アドレスが内
部メモリ４０のアドレスの上限を越えない場合について
述べる。セレクタ３０とセレクタ３１にアドレスモード
切替器５０が第２のモード信号を出力し、物理アドレス
ジェネレータ２０が制御信号ａｔ、、、ＣＬ２を出力し
てセレクタ３０のみをアクティブにし、セレクタ３０は
制御信号ＣＬ、に基づき、物理アドレスレジスタ１０か
らのアドレス信号を通過させ、内部メモリ４０をアクセ
スする。次に、内部メモリ４０と外部メモリ４１が単一
メモリ空間３に存在するものとして指定された論理アド
レスが内部メモリ４０のアドレスの上限を越える場合に
ついて述べる。

アドレスモード切替器５０が、セレクタ３０とセレクタ
３１に、アドレスモード切替器５０が第２モード信号を
出力し、物理アドレスジェネレータ２０が制御信号ＣＬ
＊　＋　ＣＬ２を出力してセレクタ３１のみをアクティ
ブにすると、セレクタ３１は制御信号ＣＬ２に基づき、
アドレスレジスタ１０からのアドレス信号を通過させ、
外部メモリ４１をアクセスさせる。この時、物理アドレ
スジェネレータ２０において生成される物理アドレスは
、物理アドレスバス６０上の指定された論理アドレスか
らアドレス数保持回路２２に保持された内部メモリ４０
のアドレス数を引いた値である。前記の機構にり、内部
メモリ４０と外部メモリ４１が単一メそす空間３に存在
するものとしてアクセス可能なモードの動作を実現する
。

第３図は本発明の第２の実施例を示す構成図、第４図（
ａ）　、　（ｂ）は第３図の実施例によるメモリマツプ
を示す図である。

本実施例においては、第１の実施例のアドレス数保持回
路２２の代りに、内部メモリ４０のアドレス数（最大ア
ドレス＋１）および内部メモリ４０と外部メモリ４１と
が単一空間にマツピングされる時の内部メモリ４０のベ
ースアドレスおよび内部メモリ４０が外部メモリ４１の
存在するところにマツピングされた時内部メモリ４０を
使用しないことを示すビットを保持する保持回路２８を
有し、また、物理アドレスジェネレータ２６および２フ
は、保持回路２８に保持されている値に応じて、プログ
ラム等によって指定される論理アドレスを物理アドレス
に変換したり、セレクタ３０および３１を制御する。

次に本実施例の動作について第４図を参照して説明する
。

（１）内部メモリ４０と外部メモリ４１を同時にアクセ
スするように指示を受けた場合（第４図（ａ））。

この場合の動作は第１の実施例と同様なので説明を省略
する。

（２）内部−メモリ４０と外部メモリ４１とが単一メそ
り空間に存在するものとしてアクセスするよう指示を受
けた場合（第４図（ｂ））。

まず、内部メモリ４０と外部メモリ４１が単一メモリ空
間３に存在するものとして指定された論理アドレスが、
ベースアドレスの値とベースアドレスの値に内部メモリ
４０のアドレスの上限値を加えた値との範囲に存在し、
かつ内部メモリ４０が外部メモリ４１の存在するところ
にマツピングされた時内部メモリ４０を使用する場合に
ついて述べる。内部メモリ４０が使用されるか否かは、
保持回路２８において内部メモリ４０を使用しないこと
を示すビットがセットされているかどうかに依存する。

アドレスレジスタ切替器５０がセレクタ３０とセレクタ
３１に第２モード信号を出力して、セレクタ３０のみを
アクティブにし、セレクタ３０では物理アドレスレジス
タ１０からのアドレス信号を通過さす、内部メモリ４０
をアクセスする。物理アドレスジェネレータ２０におい
て生成される物理アドレスはアドレスバス６１上の指定
された論理アドレスから保持回路２８に保持されたベー
スアドレスの値を引いた値である。

次に、内部メモリ４０と外部メモリ４１が単一メモリ空
間３に存在するものとして指定された論理アドレスが、
前記のベースアドレスの値からベースアドレスの値に内
部メモリ４０のアドレスの上限値を加えた範囲に存在し
ない場合、または内部メモリ４０が外部メモリ４１の存
在するところにマツピングされた時に内部メモリ４０を
使用しない場合について述べる。アドレスモード切替器
５０がセレクタ３０とセレクタ３１に第モード信号を出
力してセレクタ３１のみをアクティブにし、セレクタ３
１において物理アドレスレジスタ１０からのアドレス信
号を通過させ、外部メモリ４１をアクセスする。前記の
機構にり、内部メモリ４０と外部メモリ４１が単一メモ
リ空間３に存在するものとしてアクセス可能なモードの
動作を実現する。さらに、ベースアドレスを保持する回
路を設けている内部メモリ４０を外部メモリ４１と同一
空間にマツピングする際に、任意のアドレスにマツピン
グすることを可能としている。

よって、他の処理装置によって外部メモリ４１の特定の
アドレスが使用されている場合でも、そのアドレスを避
けて、外部に比較して高速なリード／ライトが可能な内
部メモリ４０をマツピングすることが可能となっている
。

〔発明の効果〕

以上説明したように本発明は、モード信号出力手段が出
力する第１．第２のモード信号に基づいて、・選択手段
にアドレス指定手段を選択させ、第１のモード信号が出
力されているときは内部メモリと外部メモリとを並列に
アクセスして実行スピードを上げ、第２のモード信号が
出力されているときは内部メモリと外部メモリとを単一
のメモリ空間としてみなしてソフトウェアの負担を軽減
することにり、実行スピードとソフトウェアの負担量と
間のトレードオフに対して柔軟に対応できる演算処理装
置を実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の演算処理装置の第１の実施例を示す構
成図、第２図（ａ）　、　（ｂ）は第１図の実施例によ
るメモリマツプ、第３図は第２の実施例を示す構成図、
第４図（ａ）　、　（ｂ）は第３図の実施例によるメ・
モリマツプである。 １０．１１−−−−一物理アドレスレジスタ、２Ｇ、２
Ｌ２６，２７−・・物理アドレスジェネレータ、２２−
−−−−−−−−−−−−−−アドレス数保持回路、２
８・・・・・・・・・・・・・・・保持回路、３０　、
　３１−−−−−−セレクタ、４０−−−−−−−−−
−−−−−−内部メモリ、４１−−−−−−−−−・・
・・・・外部メモリ、５０−−−−−−−−−−−−−
−−アドレスモード切替器。

Claims (1)

1. 【特許請求の範囲】 内部メモリと演算処理手段とを有し、演算処理手段が内
   部メモリと外部メモリとをアクセスできる演算処理装置
   であって、 それぞれ内部メモリまたは外部メモリのアドレスを指定
   する複数のアドレス指定手段と、 第１、第２のモード信号を出力するモード信号出力手段
   と、 モード信号出力手段が第１のモード信号を出力したとき
   は、内部メモリと外部メモリとをそれぞれ独立したメモ
   リ空間として、演算処理手段が複数のアドレス指定手段
   にり、内部メモリと外部メモリとを並列にアクセスでき
   るようにし、モード信号出力手段が第２のモード信号を
   出力したときは、複数のアドレス指定手段のうち、いず
   れか１つのアドレス指定手段を選択し、選択したアドレ
   ス指定手段により、演算処理手段が内部メモリと外部メ
   モリとを同一のメモリ空間としてアクセスできるように
   する選択手段とを有する演算処理装置。