JPH01134546A - Arithmetic processor - Google Patents
Arithmetic processorInfo
- Publication number
- JPH01134546A JPH01134546A JP29337387A JP29337387A JPH01134546A JP H01134546 A JPH01134546 A JP H01134546A JP 29337387 A JP29337387 A JP 29337387A JP 29337387 A JP29337387 A JP 29337387A JP H01134546 A JPH01134546 A JP H01134546A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- internal memory
- address
- external memory
- mode signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 141
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は内部メモリと外部メモリとをアクセスする演算
処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an arithmetic processing device that accesses internal memory and external memory.
（従来の技術）
従来、この種の演算処理装置は、内部メモリと外部メモ
リとを同一メモリ空間として扱い、単一のアドレスレジ
スタを介してアクセスしていた。(Prior Art) Conventionally, this type of arithmetic processing device treats internal memory and external memory as the same memory space, and accesses them through a single address register.
一方、信号処理装置等では演算処理速度向上の要求に対
応するため、別個のメモリ空間を持つ複数のアドレスレ
ジスタを用い、インストラクションやデータを同時にア
クセスすることを可能とした。複数メモリ空間はインス
トラクションメモリ空間、データメモリ空間等から構成
され、特にデータメモリ空間は複数存在することがある
。さらに、複数のメモリ空間の利点を最大限に生かすた
めに、インストラクションコード転送用バスとデータ転
送用バスの分離が行なわれている。また、内部メモリ用
アドレスレジスタと外部メモリ用アドレスレジ夏夕を別
個のハードウェア資源として持つことにり、内部のメモ
リ空間と外部のメモリ空間に対するアクセスを同時に行
なうことを可能としている。On the other hand, in order to meet the demand for increased processing speed in signal processing devices, multiple address registers with separate memory spaces have been used to enable simultaneous access to instructions and data. The multiple memory spaces are composed of an instruction memory space, a data memory space, etc. In particular, there may be a plurality of data memory spaces. Furthermore, in order to take full advantage of the multiple memory spaces, the instruction code transfer bus and the data transfer bus are separated. Furthermore, by having the internal memory address register and the external memory address register as separate hardware resources, it is possible to access the internal memory space and the external memory space simultaneously.
上述した内部メモリと外部メモリが単一メモリ空間に存
在するものとしてアドレス指定可能なアドレスレジスタ
を有する装置においては、メモリへ訊アクセスを行なう
時、内部メモリをアクセスするのか外部メモリをアクセ
スす″るのかを意識することなくアドレッシングするこ
とができるので、ソフトウェアの負担を著しく低減する
ことができるが、同時アクセス可能な内部メモリと外部
メモリに対してアドレス用ハードウェアを１系統しか有
していないために、ソフトウェア面で工夫しても処理速
度を十分に向上させることができないという欠点があり
、一方、複数メモリ空間を持ち、内部のメモリ空間と外
部のメモリ空間に対するアクセスを同時に行なうことが
可能な装置においては、外部メモリへのアクセスを行な
う時、内部メモリアドレスレジスタと外部メモリアドレ
スレジスタを使用する必要性が生じた場合、二つのアド
レスレジスタを並列に動作させると、スピードは最大限
度まで上げることが可能となるが、内部メモリをアクセ
スするのか外部メモリをアクセスするのかを常に意識し
てアドレッシングせねばならず、ソフトウェアの負担が
著しく増加するという欠点がある。In the device described above that has an address register that can be addressed as if the internal memory and external memory exist in a single memory space, when accessing the memory, it is difficult to access the internal memory or the external memory. Since addressing can be done without having to be aware of whether the However, it has the disadvantage that processing speed cannot be sufficiently improved even if the software is devised. On the other hand, it has multiple memory spaces and can access internal and external memory spaces at the same time. In a device, if it is necessary to use an internal memory address register and an external memory address register when accessing external memory, operating the two address registers in parallel will maximize speed. However, the disadvantage is that addressing must always be done keeping in mind whether the internal memory or external memory is to be accessed, which significantly increases the burden on the software.
（問題点を解決するための手段）
本発明の演算処理装置は、内部メモリと演算処理手段と
を有し、演算処理手段が内部メモリと外部メモリとをア
クセスできる演算処理装置であって、それぞれ内部メモ
リまたは外部メモリのアドレスを指定する複数のアドレ
ス指定手段と、第１、第２のモード信号を出力するモー
ド信号出力手段と、モード信号出力手段が第１のモード
信号を出力したときは、内部メモリと外部メモリとをそ
れぞれ独立したメモリ空間として、演算処理手段が複数
のアドレス指定手段にり、内部メモリと外部メモリとを
並列にアクセスできるようにし、モード信号出力手段が
第２のモード信号を出力したときは、複数のアドレス指
定手段のうち、いずれか１つのアドレス指定手段を選択
し、選択したアドレス指定手段にり、演算処理手段が内
部メモリと外部メモリとを同一のメモリ空間としてアク
セスできるようにする選択手段とを有する。(Means for Solving the Problems) An arithmetic processing device of the present invention is an arithmetic processing device that has an internal memory and an arithmetic processing means, and that the arithmetic processing means can access the internal memory and the external memory, respectively. a plurality of addressing means for specifying addresses of internal memory or external memory; mode signal output means for outputting first and second mode signals; and when the mode signal output means outputs the first mode signal, The internal memory and the external memory are each independent memory spaces, the arithmetic processing means is a plurality of addressing means, the internal memory and the external memory can be accessed in parallel, and the mode signal output means is configured to output a second mode signal. When outputting , one of the multiple addressing means is selected, and the arithmetic processing means accesses the internal memory and external memory as the same memory space using the selected addressing means. and selection means for making it possible.
したがって、モード信号出力手段が出力する第１、第２
のモード信号に基づいて、選択手段にアー ドレス指定
手段を選択させ、第１のモード信号が出力されていると
きは内部メモリと外部メモリとを並列にアクセスして実
行スピードを上げ、第２のモード信号が出力されている
ときは内部メモリと外部メモリとを単一のメモリ空間と
してみなし−てソフトウェアの負担を軽減できる。Therefore, the first and second signals output by the mode signal output means
The selection means selects the address specifying means based on the mode signal, and when the first mode signal is output, the internal memory and external memory are accessed in parallel to increase the execution speed, and the second mode signal is output. When the mode signal is output, the internal memory and external memory can be regarded as a single memory space, thereby reducing the burden on software.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の演算処理装置の第１の実施例を示す構
成図、第２図（ａ） 、 （ｂ）は第１図の実施例によ
るメモリマツプを示す図である。FIG. 1 is a block diagram showing a first embodiment of an arithmetic processing device of the present invention, and FIGS. 2(a) and 2(b) are diagrams showing memory maps according to the embodiment of FIG. 1.
演算処理装置は、内部メモリ４０と、内部メモリ４０、
外部メモリ４１にそれぞれ接続されたセレクタ３０．３
１と、内部メモリ４０のアドレス数を保持しているアド
レス数保持回路２２と、論理アドレスバス６０，６１か
らそれぞれ論理アドレスを入力し物理アドレスに変換す
る物理アドレスジェネレータ２０．２１と、物理アドレ
スジェネレータ２０．２１の出力する物理アドレスを入
力し、セレクタ３０あるいはセレクタ３１に出力する物
理アドレスレジスタ１０．１７とから構成されている。The arithmetic processing unit includes an internal memory 40;
Selectors 30.3 each connected to external memory 41
1, an address number holding circuit 22 that holds the number of addresses in the internal memory 40, physical address generators 20 and 21 that input logical addresses from the logical address buses 60 and 61 and convert them into physical addresses, and a physical address generator. The physical address register 10.17 inputs the physical address output by the register 20.21 and outputs the physical address to the selector 30 or 31.
次に本実施例の動作について第２図を参照して説明する
。Next, the operation of this embodiment will be explained with reference to FIG.
（，１）内部メモリ４０と外部メモリ４１を同時にアク
セスするように指示を受けた場合（第２図（ａ））。
−
第１のモード信号がアドレスモード切替器５０よりセレ
クタ３０．３１に出力される。セレクタ３０は、第１の
モード信号を入力すると、物理アドレスジェネレータ２
０が出力する制御信号ＣＬＩに制御され、物理アドレス
ジェネレータ２０の出力する物理アドレスを物理アドレ
スレジスタ１０を介して入力し、内部メモリ４０に出力
する。セレクタ３１は、第１のモード信号を入力すると
、物理アドレスジェネレータ２１が出力する制御信号Ｃ
Ｌ３に制御され、物理アドレスジェネレータ２１の出力
する物理アドレスを物理アドレスレジスタ１１を介して
入力し、外部メモリ４１に出力する。つまり、内部メモ
リ４０、外部メモリ４１は、それぞれ独立したメモリ空
間１゜２とみなされ、論理アドレスバス６０，８１に出
力される論理アドレスによりそれぞれ並列にアクセスさ
れる。(,1) When an instruction is received to access the internal memory 40 and external memory 41 at the same time (FIG. 2(a)).
- The first mode signal is output from the address mode switch 50 to the selectors 30 and 31. When the selector 30 receives the first mode signal, it selects the physical address generator 2.
It is controlled by the control signal CLI outputted by 0, inputs the physical address outputted from the physical address generator 20 via the physical address register 10, and outputs it to the internal memory 40. When the selector 31 receives the first mode signal, it outputs a control signal C output from the physical address generator 21.
Controlled by L3, the physical address output from the physical address generator 21 is input via the physical address register 11 and output to the external memory 41. That is, the internal memory 40 and the external memory 41 are each regarded as independent memory spaces 1.2, and are accessed in parallel by the logical addresses output to the logical address buses 60 and 81, respectively.
（２）内部メモリ４０と外部メモリ４１とが単一メモリ
空間に存在するものとしてアクセスするよう指示を受け
た場合（第２図（ｂ））。(2) When an instruction is received to access the internal memory 40 and external memory 41 as if they exist in a single memory space (FIG. 2(b)).
第２のモード信号がアドレスモード切替器５０よりセレ
クタ３０．３１に出力される。セレクタ３０．３１はと
もに物理アドレスレジスタ１０からの物理アドレスを選
択する。つまり、物理アドレスレジスタ１０は内部メモ
リ４０と外部メモリ４１とをメモリ空間１，２からなる
単一のメモリ空間３に存在するものとして扱うことがで
きる。A second mode signal is output from address mode switch 50 to selectors 30 and 31. Selectors 30 and 31 both select a physical address from physical address register 10. In other words, the physical address register 10 can treat the internal memory 40 and the external memory 41 as existing in a single memory space 3 consisting of memory spaces 1 and 2.
まず、内部メモリ４０と外部メモリ４１が単一メモリ空
間３に存在するものとして指定された論理アドレスが内
部メモリ４０のアドレスの上限を越えない場合について
述べる。セレクタ３０とセレクタ３１にアドレスモード
切替器５０が第２のモード信号を出力し、物理アドレス
ジェネレータ２０が制御信号ａｔ、、、ＣＬ２を出力し
てセレクタ３０のみをアクティブにし、セレクタ３０は
制御信号ＣＬ、に基づき、物理アドレスレジスタ１０か
らのアドレス信号を通過させ、内部メモリ４０をアクセ
スする。次に、内部メモリ４０と外部メモリ４１が単一
メモリ空間３に存在するものとして指定された論理アド
レスが内部メモリ４０のアドレスの上限を越える場合に
ついて述べる。First, a case will be described in which the internal memory 40 and external memory 41 exist in a single memory space 3 and the designated logical address does not exceed the upper limit of the address of the internal memory 40. The address mode switch 50 outputs the second mode signal to the selector 30 and the selector 31, the physical address generator 20 outputs the control signal at, ..., CL2 to activate only the selector 30, and the selector 30 outputs the control signal CL2. , the address signal from the physical address register 10 is passed and the internal memory 40 is accessed. Next, a case will be described in which the logical address specified as the internal memory 40 and external memory 41 exist in the single memory space 3 exceeds the upper limit of the address of the internal memory 40.
アドレスモード切替器５０が、セレクタ３０とセレクタ
３１に、アドレスモード切替器５０が第２モード信号を
出力し、物理アドレスジェネレータ２０が制御信号ＣＬ
＊ ＋ ＣＬ２を出力してセレクタ３１のみをアクティ
ブにすると、セレクタ３１は制御信号ＣＬ２に基づき、
アドレスレジスタ１０からのアドレス信号を通過させ、
外部メモリ４１をアクセスさせる。この時、物理アドレ
スジェネレータ２０において生成される物理アドレスは
、物理アドレスバス６０上の指定された論理アドレスか
らアドレス数保持回路２２に保持された内部メモリ４０
のアドレス数を引いた値である。前記の機構にり、内部
メモリ４０と外部メモリ４１が単一メそす空間３に存在
するものとしてアクセス可能なモードの動作を実現する
。The address mode switch 50 outputs a second mode signal to the selector 30 and the selector 31, and the physical address generator 20 outputs a control signal CL.
* + When outputting CL2 and activating only the selector 31, the selector 31 operates based on the control signal CL2.
Passing the address signal from the address register 10,
The external memory 41 is accessed. At this time, the physical address generated by the physical address generator 20 is transferred from the specified logical address on the physical address bus 60 to the internal memory 40 held in the address number holding circuit 22.
is the value minus the number of addresses. The above-mentioned mechanism realizes a mode of operation in which the internal memory 40 and the external memory 41 can be accessed as if they exist in a single memory space 3.
第３図は本発明の第２の実施例を示す構成図、第４図（
ａ） 、 （ｂ）は第３図の実施例によるメモリマツプ
を示す図である。FIG. 3 is a configuration diagram showing a second embodiment of the present invention, and FIG. 4 (
3a) and 3(b) are diagrams showing memory maps according to the embodiment of FIG. 3;
本実施例においては、第１の実施例のアドレス数保持回
路２２の代りに、内部メモリ４０のアドレス数（最大ア
ドレス＋１）および内部メモリ４０と外部メモリ４１と
が単一空間にマツピングされる時の内部メモリ４０のベ
ースアドレスおよび内部メモリ４０が外部メモリ４１の
存在するところにマツピングされた時内部メモリ４０を
使用しないことを示すビットを保持する保持回路２８を
有し、また、物理アドレスジェネレータ２６および２フ
は、保持回路２８に保持されている値に応じて、プログ
ラム等によって指定される論理アドレスを物理アドレス
に変換したり、セレクタ３０および３１を制御する。In this embodiment, instead of the address number holding circuit 22 of the first embodiment, the number of addresses of the internal memory 40 (maximum address + 1) and the time when the internal memory 40 and the external memory 41 are mapped into a single space are used. The physical address generator 26 has a holding circuit 28 that holds the base address of the internal memory 40 and a bit indicating that the internal memory 40 is not used when the internal memory 40 is mapped to a location where the external memory 41 exists. and 2F converts a logical address designated by a program or the like into a physical address and controls selectors 30 and 31 according to the value held in the holding circuit 28.
次に本実施例の動作について第４図を参照して説明する
。Next, the operation of this embodiment will be explained with reference to FIG.
（１）内部メモリ４０と外部メモリ４１を同時にアクセ
スするように指示を受けた場合（第４図（ａ））。(1) When an instruction is received to access the internal memory 40 and external memory 41 at the same time (FIG. 4(a)).
この場合の動作は第１の実施例と同様なので説明を省略
する。The operation in this case is the same as that in the first embodiment, so a description thereof will be omitted.
（２）内部−メモリ４０と外部メモリ４１とが単一メそ
り空間に存在するものとしてアクセスするよう指示を受
けた場合（第４図（ｂ））。(2) When an instruction is received to access the internal memory 40 and external memory 41 as if they exist in a single memory space (FIG. 4(b)).
まず、内部メモリ４０と外部メモリ４１が単一メモリ空
間３に存在するものとして指定された論理アドレスが、
ベースアドレスの値とベースアドレスの値に内部メモリ
４０のアドレスの上限値を加えた値との範囲に存在し、
かつ内部メモリ４０が外部メモリ４１の存在するところ
にマツピングされた時内部メモリ４０を使用する場合に
ついて述べる。内部メモリ４０が使用されるか否かは、
保持回路２８において内部メモリ４０を使用しないこと
を示すビットがセットされているかどうかに依存する。First, the logical address specified as the internal memory 40 and external memory 41 existing in a single memory space 3 is
Exists in the range between the base address value and the base address value plus the upper limit of the address of the internal memory 40,
A case will be described in which the internal memory 40 is used when the internal memory 40 is mapped to a location where the external memory 41 exists. Whether or not the internal memory 40 is used depends on
It depends on whether a bit is set in the holding circuit 28 indicating that the internal memory 40 is not used.
アドレスレジスタ切替器５０がセレクタ３０とセレクタ
３１に第２モード信号を出力して、セレクタ３０のみを
アクティブにし、セレクタ３０では物理アドレスレジス
タ１０からのアドレス信号を通過さす、内部メモリ４０
をアクセスする。物理アドレスジェネレータ２０におい
て生成される物理アドレスはアドレスバス６１上の指定
された論理アドレスから保持回路２８に保持されたベー
スアドレスの値を引いた値である。The address register switch 50 outputs a second mode signal to the selector 30 and the selector 31 to activate only the selector 30, and the selector 30 allows the address signal from the physical address register 10 to pass through the internal memory 40.
access. The physical address generated by the physical address generator 20 is the value obtained by subtracting the value of the base address held in the holding circuit 28 from the designated logical address on the address bus 61.
次に、内部メモリ４０と外部メモリ４１が単一メモリ空
間３に存在するものとして指定された論理アドレスが、
前記のベースアドレスの値からベースアドレスの値に内
部メモリ４０のアドレスの上限値を加えた範囲に存在し
ない場合、または内部メモリ４０が外部メモリ４１の存
在するところにマツピングされた時に内部メモリ４０を
使用しない場合について述べる。アドレスモード切替器
５０がセレクタ３０とセレクタ３１に第モード信号を出
力してセレクタ３１のみをアクティブにし、セレクタ３
１において物理アドレスレジスタ１０からのアドレス信
号を通過させ、外部メモリ４１をアクセスする。前記の
機構にり、内部メモリ４０と外部メモリ４１が単一メモ
リ空間３に存在するものとしてアクセス可能なモードの
動作を実現する。さらに、ベースアドレスを保持する回
路を設けている内部メモリ４０を外部メモリ４１と同一
空間にマツピングする際に、任意のアドレスにマツピン
グすることを可能としている。Next, the logical address specified as the internal memory 40 and external memory 41 existing in the single memory space 3 is
If the internal memory 40 does not exist in the range from the base address value to the base address value plus the upper limit of the address of the internal memory 40, or if the internal memory 40 is mapped to a location where the external memory 41 exists. The case where it is not used will be described. Address mode switch 50 outputs a mode signal to selector 30 and selector 31 to activate only selector 31, and selector 3
1, the address signal from the physical address register 10 is passed through and the external memory 41 is accessed. The above mechanism realizes a mode of operation in which the internal memory 40 and external memory 41 can be accessed as if they existed in a single memory space 3. Furthermore, when mapping the internal memory 40 provided with a circuit for holding a base address to the same space as the external memory 41, it is possible to map it to an arbitrary address.
よって、他の処理装置によって外部メモリ４１の特定の
アドレスが使用されている場合でも、そのアドレスを避
けて、外部に比較して高速なリード／ライトが可能な内
部メモリ４０をマツピングすることが可能となっている
。Therefore, even if a specific address of the external memory 41 is being used by another processing device, it is possible to avoid that address and map to the internal memory 40, which can be read/written faster than the external one. It becomes.
以上説明したように本発明は、モード信号出力手段が出
力する第１．第２のモード信号に基づいて、・選択手段
にアドレス指定手段を選択させ、第１のモード信号が出
力されているときは内部メモリと外部メモリとを並列に
アクセスして実行スピードを上げ、第２のモード信号が
出力されているときは内部メモリと外部メモリとを単一
のメモリ空間としてみなしてソフトウェアの負担を軽減
することにり、実行スピードとソフトウェアの負担量と
間のトレードオフに対して柔軟に対応できる演算処理装
置を実現できる効果がある。As explained above, the present invention provides the first mode signal outputted by the mode signal output means. Based on the second mode signal, the selection means selects the addressing means, and when the first mode signal is output, the internal memory and the external memory are accessed in parallel to increase execution speed; When mode signal 2 is output, the internal memory and external memory are treated as a single memory space to reduce the burden on the software, thereby reducing the trade-off between execution speed and software burden. This has the effect of realizing an arithmetic processing device that can be flexibly handled.
第１図は本発明の演算処理装置の第１の実施例を示す構
成図、第２図（ａ） 、 （ｂ）は第１図の実施例によ
るメモリマツプ、第３図は第２の実施例を示す構成図、
第４図（ａ） 、 （ｂ）は第３図の実施例によるメ・
モリマツプである。
１０．１１−−−−一物理アドレスレジスタ、２Ｇ、２
Ｌ２６，２７−・・物理アドレスジェネレータ、２２−
−−−−−−−−−−−−−−アドレス数保持回路、２
８・・・・・・・・・・・・・・・保持回路、３０ 、
３１−−−−−−セレクタ、４０−−−−−−−−−
−−−−−−内部メモリ、４１−−−−−−−−−・・
・・・・外部メモリ、５０−−−−−−−−−−−−−
−−アドレスモード切替器。FIG. 1 is a block diagram showing a first embodiment of the arithmetic processing device of the present invention, FIGS. 2(a) and (b) are memory maps according to the embodiment of FIG. 1, and FIG. 3 is a diagram of the second embodiment. A configuration diagram showing
FIGS. 4(a) and 4(b) show the system according to the embodiment of FIG.
This is Morimatupu. 10.11-----Physical address register, 2G, 2
L26, 27--Physical address generator, 22-
−−−−−−−−−−−−−Address number holding circuit, 2
8・・・・・・・・・・・・Holding circuit, 30,
31------Selector, 40---------
--------Internal memory, 41------------...
・・・・External memory, 50−−−−−−−−−−−−
--Address mode switch.
Claims (1)
部メモリと外部メモリとをアクセスできる演算処理装置
であって、 それぞれ内部メモリまたは外部メモリのアドレスを指定
する複数のアドレス指定手段と、 第１、第２のモード信号を出力するモード信号出力手段
と、 モード信号出力手段が第１のモード信号を出力したとき
は、内部メモリと外部メモリとをそれぞれ独立したメモ
リ空間として、演算処理手段が複数のアドレス指定手段
にり、内部メモリと外部メモリとを並列にアクセスでき
るようにし、モード信号出力手段が第２のモード信号を
出力したときは、複数のアドレス指定手段のうち、いず
れか１つのアドレス指定手段を選択し、選択したアドレ
ス指定手段により、演算処理手段が内部メモリと外部メ
モリとを同一のメモリ空間としてアクセスできるように
する選択手段とを有する演算処理装置。[Claims] An arithmetic processing device having an internal memory and an arithmetic processing means, the arithmetic processing means being able to access the internal memory and the external memory, the processing device comprising: addressing means; mode signal output means for outputting the first and second mode signals; and when the mode signal output means outputs the first mode signal, the internal memory and the external memory are separated into independent memory spaces. As a result, when the arithmetic processing means uses a plurality of addressing means to access the internal memory and the external memory in parallel, and when the mode signal output means outputs the second mode signal, the plurality of addressing means An arithmetic processing device comprising a selection means for selecting any one of the addressing means and allowing the arithmetic processing means to access an internal memory and an external memory as the same memory space by the selected addressing means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29337387A JPH01134546A (en) | 1987-11-19 | 1987-11-19 | Arithmetic processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29337387A JPH01134546A (en) | 1987-11-19 | 1987-11-19 | Arithmetic processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134546A true JPH01134546A (en) | 1989-05-26 |
Family
ID=17793940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29337387A Pending JPH01134546A (en) | 1987-11-19 | 1987-11-19 | Arithmetic processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134546A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107209721A (en) * | 2015-02-20 | 2017-09-26 | 高通股份有限公司 | Local and non-local memory adaptive memory is accessed |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225458A (en) * | 1982-06-25 | 1983-12-27 | Nec Corp | Single-chip microcomputer |
| JPS61115153A (en) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | Data processor |
-
1987
- 1987-11-19 JP JP29337387A patent/JPH01134546A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225458A (en) * | 1982-06-25 | 1983-12-27 | Nec Corp | Single-chip microcomputer |
| JPS61115153A (en) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | Data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107209721A (en) * | 2015-02-20 | 2017-09-26 | 高通股份有限公司 | Local and non-local memory adaptive memory is accessed |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6027964A (en) | Memory access control circuit | |
| JPH04246745A (en) | Memory access system | |
| JPH08305585A (en) | Interruption controller | |
| JPH02217925A (en) | Microprocessor | |
| JPH01134546A (en) | Arithmetic processor | |
| JP2618223B2 (en) | Single chip microcomputer | |
| JPH05233560A (en) | Inter-processor notifying system for multiprocessor circuit and its method | |
| JPS62241045A (en) | Storage device | |
| JP2522063B2 (en) | Single-chip micro computer | |
| JPS6143367A (en) | Register control system | |
| JPH056333A (en) | Multi-processor system | |
| JPH06103227A (en) | Memory accessing device | |
| JPS62175852A (en) | Register access device | |
| JPS5856885B2 (en) | Address control method | |
| JPS59144965A (en) | Control device of address | |
| JPH01266651A (en) | Semiconductor memory device | |
| JPH0934736A (en) | Operation switching controller | |
| JPS60247739A (en) | Microprogram controller | |
| JPH05128279A (en) | One-chip microcomputer | |
| JPS6356573B2 (en) | ||
| JPS602708B2 (en) | Single-chip computer addressing scheme | |
| JPS62186344A (en) | Address mapped register | |
| JPH04130951A (en) | Data transfer control system for plural processor systems | |
| JPS63201830A (en) | Information processor | |
| JPS62100858A (en) | Control system for shared memory |