JPH04246745A - 情報処理装置及びその方法 - Google Patents

情報処理装置及びその方法

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JPH04246745A
JPH04246745A JP3011967A JP1196791A JPH04246745A JP H04246745 A JPH04246745 A JP H04246745A JP 3011967 A JP3011967 A JP 3011967A JP 1196791 A JP1196791 A JP 1196791A JP H04246745 A JPH04246745 A JP H04246745A
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memory
processor
space
shared memory
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JP3011967A
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Katsuto Idei
出井　克人
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Canon Inc
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリアクセス方式に関
し、特に、マルチプロセツサシステムに使用されるメモ
リアクセス方式に関するものである。
【０００２】
【従来の技術】従来、マルチプロセツサシステム（以下
、システムという）においては、全てのプロセツサから
アクセスされる共有メモリを有する構成、また処理効率
の向上のため共有メモリに加えて各プロセツサに付属す
る固有メモリを有する構成が一般的であつた。この共有
メモリには、１つの記憶装置に全てのメモリを集中配置
する構成、各プロセツサに対応するよう複数の記憶装置
に共有メモリを分散配置する構成、及びその中間形態と
があつた。
【０００３】
【発明が解決しようとする課題】しかしながら、共有メ
モリを集中配置する構成のシステムでは、複数プロセツ
サからのメモリアクセス競合が発生し、バスネツクある
いはメモリネツクのために処理効率が低下するという問
題が生じていた。この問題を解決するため、一般的には
各プロセツサに付属する固有メモリを追加したシステム
が使用されているが、この固有メモリは他のプロセツサ
からアクセスすることができないため、共有データを固
有メモリに格納することはできないという問題があつた
。仮に固有メモリに共有データを格納する場合、他のプ
ロセツサに付属する固有メモリに存在する可能性のある
共有データとの一貫性保持のために、プロセツサ間通信
を頻繁に行わねばならず、そのためにシステムに余分な
負荷がかかるという別の問題が生じていた。
【０００４】さらに共有メモリを分散配置する構成の場
合、プロセツサとメモリを対として１つの単位（以下、
ＰＵという）とする場合が多く、ＰＵごとにユニツト番
号（以下、ＰＵ−ＩＤという）を設け、ＰＵ間でメモリ
アドレスの競合が発生しないようＰＵ−ＩＤとＰＵ内の
メモリアドレスからシステムの共有メモリアドレスを決
定していた。つまり、システム起動時にシステム構成に
従つて、共有メモリのアドレスがシステム全体で共通す
るアドレスとなるようにメモリ配置を行つていた。しか
しながらこのようなシステム構成では、例えば、８ＰＵ
のシステムでメモリ全体でアドレスを連続させる場合、
１ＰＵの故障により、物理メモリ空間上に歯抜けが生じ
てしまうのでシステムの再構成や再起動が必要となり、
共有メモリ管理が複雑となる欠点があつた。　　さらに
また、デイスク装置などの外部装置をシステムに接続し
大量の情報の交換を行う場合はさらに複雑なメモリ管理
が必要となつていた。
【０００５】本発明は上記従来例に鑑みてなされたもの
で、マルチプロセツサシステムにおいて、各プロセッサ
が他のプロセッサ固有のメモリをアクセス可能とし、外
部装置や共有メモリとの間のアクセスをより効率的に行
うことを可能とするメモリアクセス方式を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明のメモリアクセス方式は以下の様な構成からな
る。即ち、複数のプロセッサが共通の伝送媒体を介して
接続されたシステムにおいて、前記複数のプロセツサ各
々に当該プロセッサに前記伝送媒体を介さずに接続され
た固有記憶手段と、当該プロセッサからのアドレスを前
記固有記憶手段にアクセスするためのアドレスに変換す
る第１のアドレス変換手段と、当該プロセッサからのア
ドレスを前記伝送媒体に送出するためのアドレスに変換
するための第２のアドレス変換手段と、当該プロセッサ
からのアドレスを当該プロセッサの前記固有記憶手段に
アクセスするためのアドレスに変換するための第３のア
ドレス変換手段とを設ける。
【０００７】
【作用】以上の構成により本発明によれば、各プロセッ
サは、第１のアドレス変換手段を介して自らが有する固
有記憶手段との間で、そして、共通の伝送媒体と第２及
び第３のアドレス変換手段とを介して他のプロセッサが
有する固有の記憶手段との間でアクセス動作を実行する
。
【０００８】
【実施例】以下添付図面を参照して本発明の好適な実施
例を詳細に説明する。
【０００９】図１は本発明の代表的な実施例であるマル
チプロセツサシステムの構成を示すブロツク図である。 図１において、１は各プロセツサからアクセスされる共
有メモリ、２は各プロセツサユニツト（以下、ＰＵとい
う）と共有メモリ１及び不図示のＩ／Ｏシステム等が接
続される共通バス、３ａ〜３ｂ等はＰＵである。また各
ＰＵは、ＣＰＵ４、キヤツシユメモリ（以下、キヤツシ
ユという）５、トランスレーシヨンルツクアサイドバツ
フア（以下、ＴＬＢという）６、仮想アドレスから内部
メモリアドレス（以下、内部アドレスという）にアドレ
ス変換するページマツプｉｉ７、仮想アドレスをシステ
ム共通中間アドレスに変換するページマツプｉｅ８、シ
ステム共通中間アドレスから内部アドレスに変換するペ
ージマツプｅｉ９、ＰＵ内部からの要求により発生した
メモリアクセスと、外部からの要求によつて発生したメ
モリアクセスを調停するアビータ１０、他のＰＵから参
照可能な固有メモリ１１から構成されている。
【００１０】また、キヤツシユ５はキヤツシユタグやコ
ンパレータ等、キヤツシユシステムを構成するのに必要
なユニツトを包含しているものとする。本実施例では、
キヤツシユ５はＣＰＵ４に外付けされる構成としている
が、キヤツシユ内蔵型ＣＰＵを用いることもできる。
【００１１】さてＣＰＵ４から発行された仮想アドレス
は、キヤツシユ５、ＴＬＢ６、ページマツプｉｉ７、及
び、ページマツプｉｅ８に与えられる。次に、ＣＰＵ４
から発行された仮想アドレスは、初めにキヤツシユ５に
ヒツトするかどうかキヤツシユ５によつて判別される。 キヤツシユ５にヒツトした場合はＴＬＢ６、ページマツ
プｉｉ７、ページマツプｉｅ８でのアドレス変換は中止
され、ヒツトしたデータをＣＰＵ４に転送するとともに
、ライトヒツト時にはキヤツシユコヒーレンスプロトコ
ルに従つた情報を共通バス２に伝達する。
【００１２】これに対してキヤツシユ５において、キヤ
ツシユヒツトがなかつた場合、さらに固有メモリ１１に
仮想アドレスが存在するかどうかについて、その内部ア
ドレスを保有するＴＬＢ６で判別する。ここでＴＬＢ６
に、その仮想アドレスに対応するエントリがあれば、該
仮想アドレスはＴＬＢ６で内部アドレスに変換されアー
ビタ１０を経由して固有メモリ１１に与えられる。
【００１３】この時、同時にその旨がページマツプｉｉ
７に通知され内部アドレスへのアドレス変換が禁止され
る。さらに、同じ通知がページマツプｉｅ８に伝達され
、ページマツプｉｅ８によるアドレス変換が禁止される
。
【００１４】ＴＬＢ６のエントリに該仮想アドレスのエ
ントリが存在しない場合には、ページマツプｉｉ７を使
用してアドレス変換を行う。その変換は、メモリマネジ
メントユニツト（ＭＭＵ）がハードウエア的に実行して
もＣＰＵ４を介してソフトウエア的に実行しても良い。
【００１５】図２は本実施例のアドレスマツピングの状
態を示した図である。図２では仮想空間が２４ビツトア
ドレシングアーキテクチユアに基づいてマツピングされ
るものとしている。
【００１６】図２において、左側から順にＰＵ（３ａ）
で実行中のプロセスの仮想空間、ＰＵ（３ａ）の内部空
間（固有メモリ１１のアドレス空間）、中間実空間、Ｐ
Ｕ（３ｂ）の内部空間（ＰＵ（３ｂ）の固有メモリのア
ドレス空間）、及び、共有メモリ１の実空間のアドレス
マツピングを各々示している。図２によると、ＰＵ（３
ａ）で実行中プロセスの仮想空間アドレスのいくつかの
部分は、矢印群ａによりＰＵ（３ａ）の固有メモリ１１
に対応する内部空間にマツピングされていることが示さ
れている。ここで矢印群ａは、ＴＬＢ６またはページマ
ツプｉｉ７を介して仮想空間と内部空間との間でアドレ
ス変換が行なわれていることを示す。
【００１７】ページマツプｉｅ８はＣＰＵ４が現在実行
しているプロセスの仮想空間をシステム全体の共通な中
間実空間にマツプする。中間実空間上には各ＰＵ内の固
有メモリ、共有メモリ１、及び、不図示のＩ／Ｏシステ
ムのＩ／Ｏ空間がマツピングされている。図２の矢印群
ｂに示されているように、ＰＵ（３ａ）で実行中のプロ
セスの仮想空間アドレス及びその他の空間各々は、ペー
ジマツプｉｅ８の作用で中間実空間上では連続したアド
レスとしてマツピングされる。
【００１８】このようにＣＰＵ４から発行された仮想ア
ドレスが固有メモリ１１に存在しないと、該仮想アドレ
スはページマツプｉｅ８を通して中間実空間上のアドレ
スに変換され、ここではじめてＰＵ３外部の共通バス２
に中間実アドレスが出力される。
【００１９】さて、共通バス２に出力された中間実アド
レスは、共有メモリ１もしくは他のＰＵによつて取り込
まれる。このことを示しているのが図２の矢印群ｃと矢
印ｄである。ここで矢印群ｃは中間実空間が各ＰＵ（こ
こではＰＵ３ａ〜３ｂ）の固有メモリにページマツプｅ
ｉ９の作用によりマツプされることを示している。また
矢印ｄは、共有メモリ１の実空間アドレスが中間実空間
アドレスと同一アドレスを有するようにとられているこ
とを示している。
【００２０】まず共有メモリ１にそのアドレスに対応す
る部分の領域が存在する場合について述べる。
【００２１】ＣＰＵ４から発生された仮想アドレスは、
中間実空間上の共有メモリ１がマツプされた空間の定め
られた領域を示すようページマツプｉｅ８により中間実
空間アドレスに変換される。中間実空間アドレスは共通
バス２を経由して共有メモリ１に与えられる。
【００２２】次に、あるＰＵから発行された仮想アドレ
スに対応する部分の領域が別のＰＵ（ここでは、ＰＵ（
３ｂ））の固有メモリに存在する場合を考える。
【００２３】ＰＵ（３ｂ）の固有メモリはＰＵ（３ａ）
の固有メモリ１１と同様にＰＵ（３ｂ）に含まれるペー
ジマツプｅｉによつて中間実空間上にマツピングされる
。 それで、ＰＵ（３ａ）のページマツプｉｅ８に、ＰＵ（
３ｂ）のページマツプｅｉによつて中間実空間上にマツ
ピングされたアドレスを準備しておく。このような状態
で、ＣＰＵ４から発生された仮想アドレスは、中間実空
間上のＰＵ（３ｂ）がマツプした空間の定められた領域
を示すようＰＵ（３ａ）のページマツプｉｅ８により中
間実空間アドレスに変換される。中間実空間アドレスは
共通バス２を経由してＰＵ（３ｂ）に供給される。一方
、ＰＵ（３ｂ）のページマツプｅｉでは、供給された中
間実空間アドレスをＰＵ（３ｂ）の内部アドレスに変換
し固有メモリに与える。このようにして、ＰＵ（３ａ）
で発行された仮想アドレスによりＰＵ（３ａ）のページ
マツプｉｅ８とＰＵ（３ｂ）のページマツプｅｉを経由
することによつて、ＰＵ（３ｂ）の固有メモリをアクセ
スできる。
【００２４】以上説明したように、固有メモリ１１はＴ
ＬＢ６、ページマツプｉｉ７、及び、ページマツプｅｉ
９の３つの経路でアクセスされる。しかし、ＴＬＢ６と
ページマツプｉｉ７からのアクセスは排他的に発生する
ので、ＴＬＢ６またはページマツプｉｉ７を通じたＰＵ
内部からのアクセスと、ページマツプｅｉ９による外部
からのアクセス経路をもつことになる。
【００２５】本実施例においては、ＰＵ内部からのアク
セスを優先するようアービタ１０を使用させ、外部アク
セスが実行中であつても、そのサイクルの終了後、直ち
に、内部アクセスを割り込ませて優先的に実行し、内部
アクセス動作が終了後、外部アクセスを再開するように
固有メモリへのアクセス優先権を制御している。
【００２６】従つて本実施例に従うなら、共有メモリ１
がマツプされた空間の定められた領域を示すアドレスと
、ＰＵ（３ｂ）の固有メモリ（不図示）がマツピングさ
れた中間実空間を示すアドレスをＰＵ（３ａ）のページ
マツプｉｅ８に準備しておくことにより、ＰＵ（３ａ）
のＣＰＵ４で発生した仮想アドレスで共有メモリ１とＰ
Ｕ（３ｂ）の固有メモリをアクセスすることができる。 さらに、固有メモリに対する自プロセツサからのアクセ
スを他プロセツサからのアクセスに優先させることによ
つて、自プロセツサ内での処理効率の低下を防止するこ
とができる。
【００２７】
【他の実施例】前述の実施例においては、共有メモリは
中間実空間と同一アドレスにマツピングし、中間実空間
から各ＰＵの内部空間へのアドレス変換には各領域のベ
ースアドレスのみをシフトさせ各領域それ自体は連続し
たアドレス空間としてマツピングするものとして説明し
た。本実施例では共有メモリを、共有メモリと共通バス
との間に別のページマツプを置くことにより、さらに中
間実空間を所定の小さな処理単位（以下、ページという
）ごとに取り扱い、その単位ごとに任意の中間実空間を
共有メモリの実空間や各ＰＵの内部空間にマツピングす
る例について、さらにはデイスク装置などの外部装置と
情報交換をする例について説明する。
【００２８】なお本実施例においては、共有メモリと共
通バスとの間に別のページマツプを設ける以外、或は、
外部装置との情報交換のために共通バスに接続する入出
力プロセツサを設ける以外は前述の実施例で用いたメモ
リアクセス装置と同じ構成の装置を用いるので、装置参
照番号は図１と同じものを使用し、前述の実施例と共通
な装置各部の説明は省略する。
【００２９】最初に固有のページマツプを有する共有メ
モリを共通バスに接続した場合について説明する。
【００３０】図３は本実施例で用いる共有メモリ１２の
構成を示す図であり、メモリ部１４と共通バス２との間
にページマツプｅｍ１３を設けている。このページマツ
プｅｍ１３により、共通バス２上の中間実アドレスがメ
モリ部１４をアクセスするためにメモリ部１４の内部ア
ドレスに変換される。
【００３１】図４は本実施例におけるアドレス空間のマ
ツピングを示した図である。図４を用いて、ＰＵ（３ａ
）で実行中のプロセスが共有メモリ１２へアクセスする
場合と、ＰＵ（３ｂ）の固有メモリへアクセスする場合
について説明する。
【００３２】まず、ＰＵ（３ａ）で実行中のプロセスの
仮想空間のページは、ページマツプｉｅ８により、中間
実空間アドレスＣ０　〜Ｃｍａｘの領域にアドレス変換
される。次に、中間実空間アドレスは共有メモリ１２内
部のページマツプｅｍ１３によりメモリ部１４の内部ア
ドレスに変換される。このとき、メモリ部１４への内部
アドレス変換はページ単位に実行されるので、ページサ
イズ単位に連続したアドレスがメモリ部１４に存在すれ
ば、アドレス変換は正常に実行される。従つて、たとえ
共有メモリ１の一部に障害がありアクセス不能である場
合（図４の共有メモリの実空間の［×××××］で示す
箇所）でも、そこを使用せずとも中間実空間をマツプす
ることができる。
【００３３】次に、ＰＵ（３ｂ）の固有メモリへアクセ
スする場合について述べる。
【００３４】まず、図４に示すＰＵ（３ａ）で実行中の
プロセスのテキストの一部のページ（ＳＡ）のアドレス
は、ページマツプｉｅ８によるアドレス変換で中間実空
間上の領域（ＳＣ）のアドレスに変換される。次に、Ｐ
Ｕ（３ｂ）のページマツプｅｉによりＰＵ（３ｂ）の固
有メモリのある領域（ＳＢ）にマツプされる。本実施例
では、ＰＵ（３ａ）で実行中のプロセスの一部のページ
、特にプロセス実行のための共通領域を図４に示す斜線
領域のようにＰＵ（３ａ及び３ｂ）のそれぞれの内部空
間にマツピングすることで、高速に応答可能な内部メモ
リを利用している。次に、外部装置との情報交換を行う
場合について説明する。
【００３５】コンピユータシステムでは、デイスク装置
のような外部装置と入出力処理を実行して大量のデータ
転送をデイスクとメモリとの間で実行する場合がしばし
ばある。
【００３６】ここで図５に示すような構成をもつＩ／Ｏ
プロセツササブシステム１５が、図１に示すシステムと
共通バス２を通して接続される場合について考える。Ｉ
／Ｏプロセツササブシステム１５（以下、Ｉ／Ｏプロセ
ツサという）は、Ｉ／Ｏプロセツサ専用ＣＰＵ１６（以
下、Ｉ／Ｏ　　ＣＰＵという）、Ｉ／Ｏプロセツサ専用
ローカルメモリ１７（以下、ローカルメモリという）、
ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）１
８、外部装置とシリアル通信を行う通信インタフエース
１９（以下、通信Ｉ／Ｆという）、そして、デイスク装
置２１との入出力処理制御を実行するデイスクＩ／Ｆ２
０で構成されている。
【００３７】このようなＩ／Ｏプロセツサ１５を用いて
、システム外部と通信Ｉ／Ｆ１９及びデイスクＩ／Ｆ２
０を介しての共有メモリ１及び固有メモリ１１との間の
大量データ転送は、Ｉ／Ｏ　　ＣＰＵ１６やＤＭＡＣ１
８の作用によつてローカルメモリ１７を介して実行され
る。
【００３８】例えば、デイスク２１から共有メモリ１に
対して４ページ分の連続データを入力する場合、Ｉ／Ｏ
　　ＣＰＵ１６はデイスクＩ／Ｆ２０とＤＭＡＣ１８の
初期値をセツトし、ＤＭＡＣ１８の制御により４ページ
分のデータをデイスク２１からローカルメモリ１７に読
み込む。次に、Ｉ／Ｏ　　ＣＰＵ１６で実行可能なイン
ストラクシヨンの１つである転送命令を連続的に実行す
ることにより、ローカルメモリ１７から共有メモリ１に
４ページ分のデータを転送する。ここで、既に説明した
ように、共通バス２では中間実アドレスによるアクセス
によつて、メモリ空間は連続した領域となつているので
、ページ境界を考慮することなく、Ｉ／ＯＣＰＵ１６は
連続的に転送命令を実行できる。このことは、Ｉ／Ｏ　
　ＣＰＵ１６の中間的な介在なしにＤＭＡＣ１５が実行
しても良いことを示している。
【００３９】さらに、このようなデータの転送は、Ｉ／
Ｏ　　ＣＰＵ１６やＤＭＡＣ１８の能力によつては、ロ
ーカルメモリ１４を介することなく、通信Ｉ／Ｆ１９或
はデイスクＩ／Ｆ１９がと共有メモリ１や固有メモリ１
１に対してデータ転送を実行することも可能である。
【００４０】従つて本実施例に従うなら、共有メモリ１
の一部に障害があり使用不能であつたとしても、ページ
マツプｅｍがその障害部分を使用せず中間実空間をマツ
プすることができるので、プロセツサから見れば自らの
仮想空間のみを意識して共有メモリ１に対するアクセス
を行うことができる。また、中間実アドレスを用いるこ
とによつて、メモリ空間を連続的に取り扱うことができ
るので、外部装置からの大量データをＤＭＡによりＣＰ
Ｕの介在なしに高速で入出力することが可能となる。
【００４１】
【発明の効果】以上説明したように本発明によれば、マ
ルチプロセツサシステムにおいて、例えば、共有メモリ
やデイスク装置などの各プロセツサユニツト外部の装置
との間のアクセスをシステム共通のアドレス空間を用い
て実行できるので、アドレス空間管理が簡単になるとい
う効果がある。
【図面の簡単な説明】
【図１】本発明の代表的な実施例であるマルチプロセツ
サシステムの構成を示すブロツク図である。
【図２】アドレス空間のマツピングを示す図である。
【図３】他の実施例に従う共有メモリの構成を示すブロ
ツク図である。
【図４】他の実施例に従うアドレス空間のマツピングを
示す図である。
【図５】Ｉ／Ｏプロセツササブシステムの構成を示すブ
ロツク図である。
【符号の説明】
１　　共有メモリ ２　　共有バス ３ａ〜３ｂ　　プロセツサユニツト ４　　ＣＰＵ ５　　キヤツシユメモリ ６　　ＴＬＢ ７　　ページマツプｉｉ ８　　ページマツプｉｅ ９　　ページマツプｅｉ １０　　アービタ １１　　固有メモリ １３　　ページマツプｅｍ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　複数のプロセッサが共通の伝送媒体を
    介して接続されたシステムにおいて、前記複数のプロセ
    ツサ各々に当該プロセッサに前記伝送媒体を介さずに接
    続された固有記憶手段と、当該プロセッサからのアドレ
    スを前記固有記憶手段にアクセスするためのアドレスに
    変換する第１のアドレス変換手段と、当該プロセッサか
    らのアドレスを前記伝送媒体に送出するためのアドレス
    に変換するための第２のアドレス変換手段と、当該プロ
    セッサからのアドレスを当該プロセッサの前記固有記憶
    手段にアクセスするためのアドレスに変換するための第
    ３のアドレス変換手段とを設けたことを特徴とするメモ
    リアクセス方式。
  2. 【請求項２】　　前記システムに前記伝送媒体を介して
    前記複数のプロセツサに接続された共有記憶手段を設け
    たことをを特徴とする請求項第１項に記載のメモリアク
    セス方式。
  3. 【請求項３】　　前記共有記憶手段が前記伝送媒体から
    のアドレスにより直接アクセス可能であることを特徴と
    する請求項第２項に記載のメモリアクセス方式。
  4. 【請求項４】　　前記システムに前記伝送媒体からのア
    ドレスを前記共有記憶手段にアクセスするためのアドレ
    スに変換するための第４のアドレス変換手段を設けたこ
    とを特徴とする請求項第２項に記載のメモリアクセス方
    式。
  5. 【請求項５】　　前記システムに、前記伝送媒体を介し
    て接続され、前記伝送媒体からのアドレスによりアクセ
    ス可能な入出力制御手段を設けたことを特徴とする請求
    項第１項に記載のメモリアクセス方式。
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DE69222877T DE69222877D1 (de) 1991-02-01 1992-01-30 Verfahren und Vorrichtung zum Speicherzugriff
US08/465,194 US5729714A (en) 1991-02-01 1995-06-05 Shared memory access method and apparatus with address translation

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