JPH08305585A

JPH08305585A - 割込制御装置

Info

Publication number: JPH08305585A
Application number: JP7113130A
Authority: JP
Inventors: Shinya Miyaji; 信哉宮地; Nobuo Higaki; 信生檜垣
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-05-11
Filing date: 1995-05-11
Publication date: 1996-11-22
Also published as: KR960042344A; TW331605B; US5748970A; EP0742521B1; DE69637971D1; KR100403995B1; CN1095121C; EP2077503A1; EP0742521A1; CN1148704A

Abstract

(57)【要約】【目的】本発明は小規模のハードウェアにより割込処
理への分岐を高速に実行し、しかもメモリの使用効率を
向上させる割込制御装置を提供することを目的とする。【構成】割込制御部１５４は、割込レベル信号１５２
において割込要求が発生したとき、その割込レベルに対
応する開始アドレスを割込開始アドレスレジスタ１０４
から取り出してプログラムカウンタに設定することによ
り、ＲＯＭ１０１内の割込処理プログラムに分岐する制
御を行う。これにより、複数の割込処理プログラムを分
断することなくプログラム記憶手段に格納しておくこと
により、プログラム記憶手段の使用効率を向上させるこ
とができ、しかも、高速性、即時性を要求される割込処
理に好適する割込制御ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
における割込みプログラム設計の柔軟性を向上させた割
込制御装置に関する。

【０００２】

【従来の技術】近年、電子技術及び情報処理技術の発展
によりマイクロプロセッサの性能が向上し、あらゆる機
器に組み込まれ広く利用されている。従来のマイクロプ
ロセッサ等の情報処理機器における割込制御装置では、
割込要因毎に処理プログラムの開始番地を任意に変える
方式（以下ベクタ割込方式と呼ぶ）や、割込レベル毎に
割込処理プログラムの開始番地を固定している方式（以
下固定番地方式と呼ぶ）を採用している。

【０００３】ベクタ割込方式は、例えば米国インテル社
などの８０８６系のマイクロプロセッサや、株式会社日
立製作所のＳＨ７０３２マイクロプロセッサなどに採用
されている。この方式では、割込要因毎に特定のベクタ
番号が割当てられるとともに、ベクタ番号に対応させて
割込処理プログラムの開始アドレスを格納するベクタテ
ーブルを参照して割込処理に分岐する。通常、ベクタ番
号は８ビットで表され、２５６種の割込要因に対応でき
る構成が多い。またベクタテーブルは、アドレスが３２
ビットで表される場合には１ｋｂｙｔｅの大きさにな
る。

【０００４】ベクタ割込方式の割込処理装置は、割込が
発生すると、割込要因に対応するベクタ番号を発生し、
ベクタ番号に対応する割込処理プログラムの開始アドレ
スを上記ベクタテーブルから読み出して、現在実行中の
アドレスから開始アドレスに分岐する制御を行う。この
制御は、マイクロプログラム等のハードウェアによる。
開始アドレスに分岐した後、割込処理プログラムが実行
される。割込処理プログラムの実行が終了するとハード
ウェア制御によって元のプログラムアドレスに復帰する
制御を行う。

【０００５】プログラマは、ベクタ割込方式のプロセッ
サに対して、割込処理プログラムを割込要因毎に作成
し、各プログラムの先頭アドレスを開始アドレスとして
上記ベクタテーブル上におくだけでよい。これにより割
込要因毎の処理プログラムにハードウェア制御によって
開始される。汎用性が高く、多様なアプリケーションを
実行する情報処理装置に適している。

【０００６】また、固定番地方式は、例えば日本電気株
式会社のＶ８１０マイクロプロセッサなどに採用されて
おり、１６個の割込レベルｎ（ｎ＝０−Ｆh）に対して
割込処理開始アドレスがＦＦＦＦＦＥｎ０hに固定され
ていてる。つまり１６個の固定開始アドレスが１６バイ
ト毎に配置されている。固定番地方式の方式の割込処理
装置は、割込が発生すると、現在実行中のアドレスから
割込レベルに対応する固定開始アドレスに分岐する制御
をハードウェアが行う。ベクタテーブルを参照する必要
がないのでベクタ方式よりも高速に分岐することができ
るという利点がある。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
技術におけるベクタ方式の割込処理装置によれば、ベク
タ番号の生成、ベクタテーブルの参照という処理を行う
ため、ハードウェアが複雑になり回路規模が大きくな
り、かつ、割込発生から分岐するまでの時間が長いとい
う問題があった。加えて、組み込み用途のマイクロプロ
セッサの割込制御装置として用いる場合、内蔵ＲＯＭの
容量が限られるのでベクターテーブルを設けることは、
他のプログラムを圧迫するという問題と、実際に使用す
る割込の数が通常ベクタ数に比べてずっと少ないので、
ベクタテーブル中に未使用の領域が点在しＲＯＭの使用
効率が悪く無駄が多いという問題もあった。

【０００８】また、固定番地方式の割込処理装置によれ
ば、割込レベルに対応する複数の固定開始アドレスが短
い間隔（例えば１６バイト毎）で配置されているので、
ハードウェア制御により割込処理プログラムの固定開始
アドレスに分岐した後に、さらに割込処理プログラムの
先頭で分岐命令を設けて分岐する必要があり、不要な分
岐命令を挿入しなければならず、その分割込処理時間が
遅くなるという問題があった。もし、複数の固定開始ア
ドレスの間隔を割込処理プログラムを配置できるだけの
大きさに広げれば、分岐命令の挿入により処理の遅延を
解消できる。しかし広い間隔での固定開始アドレスの配
置は、ＲＯＭの使用効率を却って悪くするという問題を
発生することになる。

【０００９】本発明は上記の問題点に鑑み、小規模のハ
ードウェアにより割込処理への分岐を高速に実行し、し
かもメモリの使用効率を向上させる割込制御装置を提供
することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、請求項１の発明は、割込要求信号毎の割込レベルに
対応する複数の割込処理プログラムを、アドレスが連続
する領域に記憶するプログラム記憶手段と、割込レベル
毎の割込処理プログラムの開始アドレスを保持する開始
アドレス保持手段と、割込要求信号において割込要求が
発生したとき、その割込レベルに対応する開始アドレス
を開始アドレス保持手段から取り出してプログラムカウ
ンタに設定することにより分岐する制御を行う制御手段
とを備える。

【００１１】請求項２の発明は、請求項１記載の割込制
御装置において、前記開始アドレス保持手段は、割込レ
ベル毎に割込処理プログラムの開始アドレスの下位側ア
ドレスを保持する保持手段と、前記開始アドレスの上位
側アドレスとなる定数を発生する定数発生手段とを備
え、前記制御手段は、割込要求が発生したとき、その割
込レベルに対応する保持手段の下位側と、定数発生手段
の上位側アドレスとからなる開始アドレスに分岐する制
御を行うよう構成されている。

【００１２】請求項３の発明は、請求項１記載の割込制
御装置において、前記開始アドレス保持手段は、プログ
ラム記憶手段における複数の割込処理プログラムの記憶
領域の先頭アドレスをベースアドレスとして保持する第
１の保持手段と、各割込み処理プログラムの開始アドレ
スとベースアドレスとの差分で表される相対開始アドレ
スを、割込みレベルに対応させて保持する第２の保持手
段とを備え、前記制御手段は、割込要求が発生したと
き、その割込レベルに対応する相対開始アドレスとベー
スアドレスとと加算して得られる開始アドレスに分岐す
る制御を行うよう構成されている。

【００１３】請求項４の発明は、前記割込制御装置は、
請求項１、２、又は３記載の割込制御装置に対して、さ
らに、外部からの割込信号の種類毎に割込レベルを保持
するレベル保持手段と、外部から割込信号を受け付け、
当該割込信号に対応する割込レベルをもつ割込要求信号
を制御手段に出力する割込受付手段とを備える。請求項
５の発明は、請求項１ないし４記載の何れかの割込制御
装置に対して、さらに、マスク不可能な特定の割込信号
に対する割込処理プログラムの開始アドレスを発生する
固定アドレス発生手段を備え、前記制御手段は、前記特
定の割込が発生したとき、固定アドレス発生手段に発生
される開始アドレスに分岐する制御を行うよう構成され
ている。

【００１４】請求項６の発明は、請求項１の発明に対し
て、前記プログラム記憶手段が、所定レベルより高いレ
ベルの割込要求信号に対しては、１対１に対応する割込
処理プログラムを記憶し、所定レベル以下の割込要求信
号に対しては、多対１に対応する割込処理プログラムを
記憶し、前記開始アドレス保持手段は、所定レベルより
高い割込レベルに対して、１対１に対応する開始アドレ
スを保持する第１の保持手段と、所定レベル以下の割込
レベルに対して、多対１に対応する開始アドレスを保持
する第２の保持手段とを有する。

【００１５】

【作用】上記の手段により、請求項１の発明に係る割込
制御装置では、制御手段は、割込要求信号において割込
要求が発生したとき、その割込レベルに対応する開始ア
ドレスを開始アドレス保持手段から取り出してプログラ
ムカウンタに設定することにより、プログラム記憶手段
内の割込処理プログラムに分岐する制御を行う。これに
より、複数の割込処理プログラムを分断することなくプ
ログラム記憶手段に格納しておくことにより、プログラ
ム記憶手段の使用効率を向上させることができ、しか
も、高速性、即時性を要求される割込処理に好適する割
込制御ができる。

【００１６】請求項２の発明に係る割込制御装置では、
請求項１記載の割込制御装置において、前記制御手段
は、割込要求が発生したとき、その割込レベルに対応す
る保持手段の下位側アドレスと、定数発生手段の上位側
アドレスとからなる開始アドレスに分岐する制御を行
う。これにより、開始アドレスの上位側アドレスを共通
化することにより低コスト化できる。

【００１７】請求項３の発明に係る割込制御装置では、
請求項１記載の割込制御装置において、開始アドレス
は、ベースアドレスと相対開始アドレスとを加算するこ
とにより算出される。前記制御手段は、算出された開始
アドレスに分岐する制御を行う。これにより、開始アド
レスを柔軟に算出することができる。さらに、複数の割
込み処理プログラムの記憶領域の割当てを変更した場合
には、ベースアドレスを変更するだけで対応でき、ま
た、個別の割込み処理プログラムの変更に対しても相対
開始アドレスを変更するだけで良く、より柔軟にプログ
ラム設計を行うことができる。また、ベースアドレスと
相対開始アドレスの加算は、制御手段の制御の下で、本
割込制御装置を備えるデータ処理装置の算術論理演算ユ
ニットによって計算できるので、開始アドレス保持手段
の構成が簡単になる。

【００１８】請求項４の発明に係る割込制御装置では、
請求項１、２、又は３記載の割込制御装置に対して、外
部から割込信号は、レベル保持手段の内容に従って当該
割込信号に対応する割込レベルをもつ割込要求信号を変
換されて制御手段に出力される。これにより外部からの
割込信号に対して割込レベルを柔軟に設定することがで
きる。

【００１９】請求項５の発明は、請求項１ないし４記載
の何れかの割込制御装置に対して、さらに、マスク不可
能な特定の割込信号が発生すると、前記制御手段は、固
定アドレス発生手段に発生される開始アドレスに分岐す
る制御を行う。これにより、主として緊急用に用いられ
るマスク不可能な特定の割込信号と、アプリケーション
により頻繁に用いられる割り込み要求とを峻別して、そ
れぞれの特性に応じた構成とすることができる。

【００２０】請求項６の発明は、請求項１記載の割込制
御装置に対して、前記プログラム記憶手段は、所定レベ
ルより高いレベルの割込要求信号に対しては、１対１に
対応する割込処理プログラムを記憶し、所定レベル以下
の割込要求信号に対しては、多対１に対応する割込処理
プログラムを記憶し、前記開始アドレス保持手段は、所
定レベルより高い割込レベルに対して、１対１に対応す
る開始アドレスを保持する第１の保持手段と、所定レベ
ル以下の割込レベルに対して、多対１に対応する開始ア
ドレスを保持する第２の保持手段とを有する。これによ
り、優先レベルが高い割込要求信号に対しては、高速
性、即時性を十分に確保することができ、優先レベルが
高くない割込信号を１つの割込処理プログラムにパック
することにより、簡単なハードウェア構成で個々の割込
処理の特性に応じた柔軟な割込制御を行うことができ
る。

【００２１】

【実施例】図１は、本発明の第１の実施例における割込
制御装置を備えたプロセッサの構成を示すブロック図で
ある。本プロセッサは、ＲＯＭ１０１、ＲＡＭ１０２、
レジスタ部１０３、開始アドレスレジスタ１０４、セレ
クタ１０５、セレクタ１０６、プリフェッチカウンタ１
０７、インクリメンタ１０８、デコードプログラムカウ
ンタ１０９、実行プログラムカウンタ１１０、ドライバ
１１１、命令レジスタ１１２、ステータスレジスタ１１
３、デコーダ１１４、マイクロ命令レジスタ１１５、算
術論理演算部１１６、プロセッサステータスワード１１
７、演算結果バッファ１１８、オペランドアドレスレジ
スタ１１９、セレクタ１２０、セレクタ１２１、ドライ
バ１２２〜１３０、セレクタ１３１、１３２、内部アド
レスバス１４０、内部データバス１４１、内部データバ
ス１４２、割込信号１５０、割込受付部１５１、定数発
生器１５３、デコーダ１１４内部に割込制御部１５４を
備える。

【００２２】同図において、ＲＯＭ１０１、ＲＡＭ１０
２は、それぞれ命令、データを記憶する。説明の便宜
上、命令語長は３２ビット固定長、アドレス長、データ
長も３２ビットであるものとする。レジスタ部１０３
は、複数のレジスタからなる。本実施例では、複数のデ
ータレジスタと、複数のアドレスレジスタと、スタック
ポインタとを有し、本実施例ではそれぞれ３２ビット長
であるものとする。

【００２３】割込開始アドレスレジスタ１０４は、レベ
ル０〜６の７レベルの割込レベル信号１５２に対応する
７本のレジスタ（以下ＩＲＱＶ０〜ＩＲＱＶ６と略す）
を有する。ＩＲＱＶ０〜６は、それぞれ割込レベルに対
応する対応する割込処理プログラムの開始アドレスの下
位１６ビットを保持する。例えば、ＩＲＱＶ２レジスタ
には、割込レベル２の割込処理プログラムの開始アドレ
スの下位１６ビットが保持される。これらの開始アドレ
スは、通常の転送命令（ＭＯＶ命令）によりプログラム
（メインルーチン）先頭あるいは必要に応じて設定され
る。設定された開始アドレスは、割込要求発生時に割込
制御部１５４の制御により、予め定められた上位１６ビ
ットが付加されて、フェッチアドレスとしてＲＯＭ１０
１に供給されると同時にプリフェッチカウンタ１０７に
格納される。

【００２４】セレクタ１０５、１０６は、ＲＡＭ１０２
のデータと、内部アドレスバス１４０上のデータの何れ
かを選択して、それぞれ開始アドレスレジスタ１０４、
レジスタ部１０３に出力する。プリフェッチカウンタ１
０７、インクリメンタ１０８からなる回路は、デコーダ
１１４の制御により、フェッチすべき命令のアドレスを
順に生成するカウンタを構成する。

【００２５】デコードプログラムカウンタ１０９は、命
令解読ステージにある命令のアドレスを保持する。実行
プログラムカウンタ１１０は、命令実行ステージにある
命令アドレスを保持する。ドライバ１１１は、デコーダ
１１４の制御により、実行プログラムカウンタ１１０の
命令アドレスを内部データバス１４１に出力する。

【００２６】命令レジスタ１１２は、ＲＯＭ１０１から
フェッチされた命令を保持する。ステータスレジスタ１
１３は、命令の解読に必要な各種のステータスフラグを
保持する。デコーダ１１４は、命令レジスタ１１２の命
令及びステータスレジスタ１１３の内容を解読して、そ
の命令を実現するマイクロ命令を出力する。また、デコ
ーダ１１４は、内部に割込処理への移行、復帰を制御す
る割込制御部１５４を有する。

【００２７】マイクロ命令レジスタ１１５は、デコーダ
１１４からのマイクロ命令に従って命令を実現する制御
を行う。算術論理演算部１１６は、デコーダ１１４の制
御により、データ演算やアドレス計算を行う。プロセッ
サステータスワード１１７は、レベル割り込みの受付範
囲を指定するＩＭＳＫフィールドを含むプロセッサ内部
状態を示す各種フラグを保持する。

【００２８】演算結果バッファ１１８は、算術論理演算
部１１６による演算結果を保持する。オペランドアドレ
スレジスタ１１９は、ＲＡＭ１０２に対するアドレスを
保持する。セレクタ１２０は、インクリメンタ１０８か
らのフェッチアドレス、演算結果バッファ１１８内の演
算結果、オペランドアドレスレジスタ１１９のアドレス
の何れかを、デコーダ１１４の制御により選択的にＲＯ
Ｍ１０１に出力する。

【００２９】セレクタ１２１は、演算結果バッファ１１
８内の演算結果、オペランドアドレスレジスタ１１９の
アドレスの何れかを、デコーダ１１４の制御により選択
的にＲＡＭ１０２に出力する。ドライバ１２２〜１３０
は、それぞれマイクロ命令レジスタ１１５からの制御信
号に従ってデータ／アドレスをドライブする３ステート
ドライバである。

【００３０】セレクタ１３１は、内部データバス１４１
と内部データバス１４２の何れかからのデータを選択的
に算術論理演算部１１６の一方の入力側に出力するセレ
クタ１３２は、内部データバス１４２、内部アドレスバ
ス１４０、演算結果バッファ１１８、定数発生器１５３
の何れかからのデータを選択的に算術論理演算部１１６
の他方の入力側に出力する内部アドレスバス１４０、第
１内部データバス１４１、第２内部データバス１４２
は、プロセッサ内部バスである。

【００３１】割込信号１５０は、外部の各種Ｉ／Ｏ装置
からの割込要求を通知する７種類の信号（ＩＰＴ０〜
６）である。割込受付部１５１は、レベル割込と、ノン
マスカブル割込と、リセット割込とを受け付け、デコー
ダ１１４に通知する。レベル割込は、割込信号（ＩＰＴ
０〜６）を要因とし、要因毎に０から６までの優先順位
をもつ割込レベル信号に変換される。\uノンマスカブル
割込は、レベル割込よりも優先順位が高く、マスクでき
ない（いつでも受け付けられる）割込である。リセット
割込は、最も優先順位が高く、リセット時に必要な処理
を行うための割込である。割込受付部１５１は、内部に
割込信号（ＩＰＴ０〜６）のそれぞれに対応する割込制
御レジスタを有し、割込信号を受け付けたとき、割込制
御レジスタの内容に従って割込レベル信号（ＩＲＱ０〜
ＩＲＱ６）を出力する。各割込制御レジスタは、当該割
込信号が入力されたときに発生すべき割込みレベルが設
定されるレジスタであるが、本実施例では、ＩＰＴ０〜
６に１対１に同順に対応してＩＲＱ０〜ＩＲＱ６が出力
されるものとする。また、割込受付部１５１は、ノンマ
スカブル割込信号（以下、ＮＭＩ）とリセット割込信号
とが入力されたときは、デコーダ１１４にそのまま出力
する。

【００３２】割込レベル信号１５２は、ＩＲＱ０からＩ
ＲＱ６の順に高い優先度をもち、デコーダ１１４に対し
て割込処理を要求する信号である。定数発生器１５３
は、１６ビットの定数及び３２ビットの定数を発生す
る。ここで、１６ビットの定数は、レベル割込の開始ア
ドレスの上位１６ビットを表す。３２ビットの定数は２
つ発生され、ＮＭＩの割込処理の開始アドレスと、リセ
ット割込の割込処理の開始アドレスを表す。本実施例で
は、前記１６ビット定数は4000h（ｈは１６進数を示
す）、ＮＭＩの割込処理の開始アドレスは40000008ｈ、
リセット割込の割込処理の開始アドレスは40000000ｈで
あるものとする。

【００３３】割込制御部１５４は、実際にはデコーダ１
１４の一部であるが、割込レベル信号１５２が入力され
ると、割込処理への移行を制御するマイクロ命令を発行
する。より詳しくいうと、割込受付部１５１からＩＲＱ
ｎ（ｎは０〜６の何れか）が入力されると、(1.1)スタ
ックポインタの内容を更新するマイクロ命令（ＳＰ−８
→ＳＰ）と、(1.2)実行プログラムカウンタ１１０の内
容をスタックへ退避するマイクロ命令（ＥＸＰＣ→（Ｓ
Ｐ−４））と、(1.3)プロセッサステータスワード１１
７の内容をスタックを退避するマイクロ命令（ＰＳＷ→
ＳＰ）と、(1.4)プロセッサステータスワード１１７内
のＩＭＳＫフィールドを受け付けた割込みレベルに書き
換えるマイクロ命令と、(1.5)当該ＩＲＱｎのレベルｎ
に対応するＩＲＱＶｎの内容と、定数発生器１５３の前
記１６ビット定数とを算術論理演算部１１６に加算させ
るマイクロ命令と、(1.6)加算結果をＲＯＭ１０１に出
力させると共にプリフェッチカウンタ１０７に格納する
マイクロ命令とを発行する。

【００３４】リセット割込が入力された場合、割込制御
部１５４は、(2.1)定数発生器１５３のリセット割込の
開始アドレス表す３２ビット定数を算術論理演算部１１
６を介して出力させるマイクロ命令と、(2.2)算術論理
演算部１１６の出力結果をＲＯＭ１０１に出力させると
共にプリフェッチカウンタ１０７に格納するマイクロ命
令とを発行する。

【００３５】ＮＭＩ割込が入力された場合には、割込制
御部１５４は、(3.1)スタックポインタの内容を更新す
るマイクロ命令（ＳＰ−８→ＳＰ）と、(3.2)実行プロ
グラムカウンタ１１０の内容をスタックへ退避するマイ
クロ命令（ＥＸＰＣ→（ＳＰ−４））と、(3.3)プロセ
ッサステータスワード１１７の内容をスタックを退避す
るマイクロ命令（ＰＳＷ→ＳＰ）と、(3.4)定数発生器
１５３のＮＭＩ割込の開始アドレス表す３２ビット定数
を算術論理演算部１１６を介して出力させるマイクロ命
令と、(3.5)加算結果をＲＯＭ１０１に出力させると共
にプリフェッチカウンタ１０７に格納するマイクロ命令
とを発行する。

【００３６】上記のマイクロ命令は、上記(1.1)〜(1.
6)、(2.1)(2.2)、(3.1)〜(3.5)を内容とするものであれ
ば、１つのマイクロ命令でも複数のマイクロ命令でもよ
い。以上のように構成された本発明の第１の実施例にお
ける割込制御装置について、その動作ついて説明する。
先ず、開始アドレスレジスタＩＲＱＶｎの設定について
説明する。

【００３７】図２（ａ）は、ＩＲＱＶｎの設定例を示す
説明図である。同図のように、レベル０から６の割込処
理プログラムが、それぞれ８ｋｂｙｔｅ（１６進数では
2000hバイト）、４ｋｂｙｔｅ（1000h）、２ｋｂｙｔｅ
（800h）、１ｋｂｙｔｅ（400h）、０．５ｋｂｙｔｅ
（200h）、０．５ｋｂｙｔｅ（200h）、０．５ｋｂｙｔ
ｅ（200h）のプログラムサイズを有していると仮定す
る。この場合、例えばレベル０の割込処理プログラムの
開始アドレスを、40000010hに設定する場合、下位１６
ビットの0010hをＩＲＱＶ０に設定することになる。こ
の割込処理プログラムの配置領域は、40000010h〜40002
00Fｈになる。この領域の直後にレベル１の割込処理プ
ログラムを配置するには、ＩＲＱＶ１に2010hを設定す
ればよい。以下、同様にしてＩＲＱＶ２、ＩＲＱＶ３、
ＩＲＱＶ４、ＩＲＱＶ５、ＩＲＱＶ６に、3010h、3810
h、3C10h、3E10ｈ、4110hを設定すれば、割込処理プロ
グラムを隙間なく配置することができる。

【００３８】図２（ｂ）は、上記設定をするためのプロ
グラム例を示す。同図のように転送命令（ＭＯＶ命令）
により個々のＩＲＱＶｎが設定される。次に、レベル割
込の割込処理への移行動作について説明する。今、上記
のように各ＩＲＱＶｎが設定されており、割込信号１５
０のうち割込要求信号ＩＰＴ３が入力されたものする。

【００３９】この割込要求信号ＩＰＴ３は、割込受付部
１５１によって対応するレベル３の割込レベル信号ＩＲ
Ｑ３に変換され、デコーダ１１４に出力される。割込レ
ベル信号ＩＲＱ３が入力されると、デコーダ１１４内の
割込制御部１５４は、(1.1)スタックポインタの内容を
更新するマイクロ命令（ＳＰ−８→ＳＰ）と、(1.2)実
行プログラムカウンタ１１０の内容をスタックへ退避す
るマイクロ命令（ＥＸＰＣ→（ＳＰ−４））と、(1.3)
プロセッサステータスワード１１７の内容をスタックを
退避するマイクロ命令（ＰＳＷ→ＳＰ）と、(1.4)プロ
セッサステータスワード１１７内のＩＭＳＫフィールド
を受け付けた割込みレベルに書き換えるマイクロ命令
と、(1.5)当該ＩＲＱ３に対応するＩＲＱＶ３の内容
と、定数発生器１５３の前記１６ビット定数とを算術論
理演算部１１６に加算させるマイクロ命令と、(1.6)加
算結果をＲＯＭ１０１に出力させると共にプリフェッチ
カウンタ１０７に格納するマイクロ命令とを発行する。

【００４０】これらのマイクロ命令に従って、それを実
現する各種制御信号がマイクロ命令レジスタ１１５から
出力される。出力された(1.1)〜(1.4）のマイクロ命令
に従って、マイクロ命令レジスタ１１５スタックポイン
タの更新、戻り先アドレス及びＰＳＷの退避が行われ
る。さらに、(1.5)のマイクロ命令に従って、当該ＩＲ
Ｑ３に対応するＩＲＱＶ３から割込処理プログラムの開
始アドレスの下位１６ビット（3810h）と、上位１６ビ
ットとして定数発生器１５３の前記１６ビット定数（40
00h）とが算術論理演算部１１６に加算される（ＩＲＱ
Ｖ３→ドライバ１２４→セレクタ１３１→算術論理演算
部１１６のＢ側入力、定数発生器１５３→セレクタ１３
２→算術論理演算部１１６のＡ側入力、算術論理演算部
１１６→演算結果バッファ１１８）。

【００４１】続いて、(1.6)のマイクロ命令に従って、
加算結果（40003810h）がＲＯＭ１０１にフェッチアド
レスとして出力される（演算結果バッファ１１８→セレ
クタ１２０→ＲＯＭ１０１）と共にプリフェッチカウン
タ１０７に格納される（セレクタ１２０→プリフェッチ
カウンタ１０７）。これにより、40003810h番地に分岐
し、ＲＯＭ１０１中の40003810h〜40003C0Fh番地に格納
されたレベル３の割込処理プログラムが実行されること
になる。

【００４２】以上のように本実施例の割込制御装置によ
れば、割込レベル信号１５２（ＩＲＱ０〜６）に対し
て、定数発生器１５３と開始アドレスレジスタ１０４で
与えられる開始アドレスは、任意に設定することができ
るので、レベル毎の割込処理プログラムをＲＯＭ１０１
内の連続した領域に配置することができ、ＲＯＭ１０１
の使用効率を向上させることができる。さらに、開始ア
ドレスと割込処理プログラムの本体部分とが不連続な領
域に配置されないので、開始アドレスに分岐した後に、
さらに本体部分に分岐するための単純分岐命令が必要な
い点で高速に割込処理を実行させることができる。

【００４３】また、本割込制御装置では、ベクタテーブ
ルを参照する処理も、ベクタテーブルも不要であるの
で、簡単なハードウェア構成により実現できる。なお、
上記実施例では、算術論理演算部１１６は、定数発生器
１５３の上位１６ビットと、開始アドレスレジスタ１０
４の下位１６ビットとを合成して３２ビット開始アドレ
スを算出する具体例を示したが、算術論理演算部１１６
はもっと複雑なアドレス計算機能を有しているので、単
純な合成ではなく何らかの演算により開始アドレスを算
出するように構成してもよい。例えば、（３２ビットベ
ースアドレス）＋（１６ビット相対アドレス）という形
式で割込み処理プログラムの開始アドレスを算出するこ
とも可能である。この場合、定数発生器１５３の代わり
にＲＯＭ１０１における複数の割込処理プログラムの記
憶している一連の領域の先頭アドレスをベースアドレス
として保持するベースアドレスレジスタを設け、開始ア
ドレスレジスタ１０４には、各割込み処理プログラムの
開始アドレスとベースアドレスとの差分で表される相対
開始アドレスを割込みレベルに対応させて保持させるよ
うに構成すればよい。これにより、より柔軟なプログラ
ム設計ができる。図３は、本発明の第２の実施例におけ
る割込制御装置を有するプロセッサの構成を示すブロッ
ク図である。図１に示した第１実施例のプロセッサと同
じ構成要素には同じ付号を付してある。以下同じ構成要
素については説明を省略し、異なる点を中心に説明す
る。

【００４４】図３のプロセッサは、図１に対して、開始
アドレスレジスタ３０４、デコーダ３１４、マイクロ命
令レジスタ３１５、ドライバ３２４、セレクタ３３２、
割込受付部３５１、定数発生器３５３、割込制御部３５
４の機能が異なっている。開始アドレスレジスタ３０４
は、レベル０〜６の７レベルの割込レベル信号１５２に
対応する７本のレジスタ（以下ＩＲＱＶ０〜ＩＲＱＶ６
と略す）を有する点で第１の実施例と同じである。各Ｉ
ＲＱＶ０〜６は、それぞれ割込レベルに対応する対応す
る割込処理プログラムの開始アドレスの下位１６ビット
ではなく、３２ビットを保持する点が異なっている。

【００４５】デコーダ３１４は、第１実施例のデコーダ
１１４に対して、内部に割込制御部３５４を有する点を
除いて同じである。マイクロ命令レジスタ３１５は、デ
コーダ３１４からのマイクロ命令に従って命令を実現す
る制御を行う。ドライバ３２４は、開始アドレスレジス
タ３０４からの３２ビット開始アドレスが入力され、セ
レクタ１２０に対して出力する。第１の実施例ではセレ
クタ３３２は、第１の実施例のセレクタ１３２に対し
て、定数発生器１５３からの入力が削除されている点を
除いて同様である。

【００４６】割込受付部３５１は、第１実施例の割込受
付部１５１と同様であるが、本実施例では、内部の制御
レジスタの内容も詳細に説明する。図４に、制御レジス
タのビット構成例を示す。同図において、ＩＣＲ０〜６
は、割込信号１５０（ＩＰＴ０〜６）に対応して設けら
れた７本の制御レジスタを表す。Ｌ２〜Ｌ０の３ビット
は、各割込信号の優先レベルが設定されるレベルフィー
ルドを表し、ＩＥの１ビットは、割込許可／不許可を表
す割込イネーブルビットを表す。ビット１１〜ビット０
は、本実施例では使用しないものとする。割込受付部３
５１は、例えば、割込信号（ＩＰＴ０）が入力される
と、対応する割込制御レジスタ（ＩＣＲ０）のイネーブ
ルビットが許可を示す場合に、レベルフィールドに設定
されたレベルの割込レベル信号（ＩＲＱ０〜ＩＲＱ６の
いずれか）を出力する。

【００４７】定数発生器３５３は、第１実施例の定数発
生器１５３に対して１６ビット定数を発生しない点が異
なる。３２ビットの定数については同じである。割込制
御部３５４は、実際にはデコーダ１１４の一部である
が、割込レベル信号１５２が入力されると、割込処理へ
の移行を制御するマイクロ命令を発行する。

【００４８】より詳しくいうと、割込受付部３５１から
ＩＲＱｎが入力されると、(4.1)スタックポインタの内
容を更新するマイクロ命令（ＳＰ−８→ＳＰ）と、(4.
2)実行プログラムカウンタ１１０の内容をスタックへ退
避するマイクロ命令（ＥＸＰＣ→（ＳＰ−４））と、
(4.3)プロセッサステータスワード１１７の内容をスタ
ックを退避するマイクロ命令（ＰＳＷ→ＳＰ）と、(4.
4)プロセッサステータスワード１１７内のＩＭＳＫフィ
ールドを受け付けた割込みレベルに書き換えるマイクロ
命令と、(4.5)当該ＩＲＱｎのレベルｎに対応するＩＲ
ＱＶｎの内容をセレクタ１２０を介してＲＯＭ１０１に
出力させると共にプリフェッチカウンタ１０７に格納す
るマイクロ命令とを発行する。また、リセット割込が入
力された場合、ＮＭＩ割込が入力された場合には、それ
ぞれ第１の実施例の(2.1)(2.2)、(3.3)〜(3.5)と同様の
マイクロ命令を発行する。上記のマイクロ命令は、上記
(4.1)〜(4.5)を内容とするものであれば、１つのマイク
ロ命令でも複数のマイクロ命令でもよい。

【００４９】以上のように構成された本発明の第２の実
施例の割込制御装置について、以下その動作を説明す
る。まず、割込制御レジスタＩＣＲ０〜６及び開始アド
レスレジスタＩＲＱＶ０〜６の設定について説明する。
図５（ａ）〜（ｃ）は、それぞれ割込制御レジスタＩＣ
Ｒ０〜６の設定例、開始アドレスレジスタＩＲＱＶ０〜
６の設定例、これらを設定するプログラム例を示す説明
図である。

【００５０】図５（ａ）に示すように、割込制御レジス
タＩＣＲ０にはレベル０、ＩＣＲ１にはレベル１、ＩＣ
Ｒ２〜ＩＣＲ５にはレベル２、ＩＣＲ６にはレベル３が
設定されるものとする。つまり、外部からの割込信号１
５０のうち、ＩＰＴ０にはレベル０、ＩＰＴ１にはレベ
ル１、ＩＰＴ２〜ＩＰＴ５にはレベル２、ＩＰＴ６には
レベル３を割当てている。この場合、レベル０の割込処
理プログラムは割込信号ＩＰＴ０に対応する処理を、レ
ベル１の割込処理プログラムはＩＰＴ１に対応する処理
を内容とする。レベル２の割込処理は、割込信号ＩＰＴ
２〜５の３つの要因に対応する処理を内容とする。この
設定例は、例えば、外部に極めて高速な通信Ｉ／Ｏ装置
が接続されていて、通信Ｉ／Ｏ装置により受信された個
々のデータの回収する受信処理と、通信Ｉ／Ｏ装置から
送信すべきデータのセットする送信処理とを割込処理に
より実行させるような場合を想定すると、受信割込処理
と送信割込処理とは、それぞれ通信速度に間に合うよう
に（個々のデータの送受信間隔毎に）を実行される必要
があるので、即時性と高速性が要求される。このような
場合、図２（ａ）のように受信割込信号と送信割込信号
とをＩＰＴ０、ＩＰＴ１とすれば、それぞれレベル０、
レベル１に設定すればよい。また、ＩＰＴ２〜６は、即
時性も高速性も要求されない割込処理であれば、これら
を全て同じレベルに設定したり、同図のように適当にま
とめてレベルを設定してもよい。

【００５１】図５（ｂ）に示すように、レベル０から３
の割込処理プログラムが、それぞれ８ｋｂｙｔｅ（１６
進数では2000hバイト）、４ｋｂｙｔｅ（1000h）、１６
ｋｂｙｔｅ（4000h）、１ｋｂｙｔｅ（400h）のプログ
ラムサイズを有していると仮定する。この場合、例えば
レベル０の割込処理プログラムの開始アドレスを400000
10hに設定する場合、３２ビットアドレス40000010hをＩ
ＲＱＶ０に設定することになる。この割込処理プログラ
ムの配置領域は、40000010h〜4000200Fｈになる。この
領域の直後にレベル１の割込処理プログラムを配置する
には、ＩＲＱＶ１に40002010hを設定すればよい。ま
た、レベル２の割込処理プログラムは、割込要因として
割込信号ＩＰＴ２〜５のそれぞれに対応する処理を内容
とし、ＩＲＱＶ２に40003010hを設定すればよい。以
下、同様にしてＩＲＱＶ３に40007010hを設定すれば、
割込処理プログラムを隙間なく配置することができる。

【００５２】図５（ｃ）は、上記設定をするためのプロ
グラム例を示す。同図のように転送命令（ＭＯＶ命令）
により個々のＩＣＲ０〜６およびＩＲＱＶ０〜３が設定
される。ＩＲＱＶ４〜６は使用されないので、設定しな
い。次に、レベル割込の割込処理への移行動作について
説明する。今、図５のようにＩＣＲ０〜６、及びＩＲＱ
Ｖ０〜３が設定されており、割込信号１５０のうち割込
要求信号ＩＰＴ０が入力されたものする。

【００５３】この割込要求信号ＩＰＴ０は、割込受付部
３５１によって対応するＩＣＲ０レジスタのレベルフィ
ールドにおいて指定されたレベル０の割込レベル信号Ｉ
ＲＱ０に変換され、デコーダ３１４に出力される。割込
レベル信号ＩＲＱ０が入力されると、デコーダ３１４内
の割込制御部３５４は、(4.1)スタックポインタの内容
を更新するマイクロ命令（ＳＰ−８→ＳＰ）と、(4.2)
デコードプログラムカウンタ１０９の内容をスタックへ
退避するマイクロ命令（ＥＸＰＣ→（ＳＰ−４））と、
(4.3)プロセッサステータスワード１１７の内容をスタ
ックを退避するマイクロ命令（ＰＳＷ→ＳＰ）と、(4.
4)プロセッサステータスワード１１７内のＩＭＳＫフィ
ールドを受け付けた割込みレベルに書き換えるマイクロ
命令と、(4.5)当該ＩＲＱ０に対応するＩＲＱＶ０の内
容をＲＯＭ１０１に出力させると共にプリフェッチカウ
ンタ１０７に格納するマイクロ命令とを発行する。

【００５４】これらのマイクロ命令に従って、それを実
現する各種制御信号がマイクロ命令レジスタ１１５から
出力される。出力された(4.1)〜(4.5）のマイクロ命令
に従って、マイクロ命令レジスタ１１５スタックポイン
タの更新、戻り先アドレス及びＰＳＷの退避が行われ
る。さらに、(4.5)のマイクロ命令に従って、当該ＩＲ
Ｑ０に対応するＩＲＱＶ０から割込処理プログラムの開
始アドレス３２ビット（40000010h）が、ＲＯＭ１０１
にフェッチアドレスとして出力される（開始アドレスレ
ジスタ３０４→セレクタ１２０→ＲＯＭ１０１）ととも
に、プリフェッチカウンタ１０７に格納される（セレク
タ１２０→プリフェッチカウンタ１０７）。これによ
り、40000010h番地に分岐し、ＲＯＭ１０１中の4000001
0h〜4000200Fh番地に格納されたレベル０の割込処理プ
ログラムが実行されることになる。

【００５５】上記の動作では、割込制御レジスタの設定
が固定的な場合を説明したが、割込レベルを動的に変更
することが容易に実現できる。例えば、図５（ａ）に示
した例において、割込信号ＩＰＴ０、１による送受信を
完了してもはや使用しない場合で、割込信号ＩＰＴ６の
優先レベルを割込信号ＩＰＴ２〜５よりも優先させたい
場合には、ＩＣＲ６のレベルフィールドを０に再設定す
るとともに、レベル６の割込処理プログラムの開始アド
レス（40007010h）を開始アドレスレジスタＩＲＱＶ０
に再設定すればよい。この再設定も図５（ｃ）と同様に
して転送命令で行うことができる。さらにその後、割込
信号ＩＰＴ０、１による送受信を行う必要がある場合に
は、設定内容を元に戻せばよい。

【００５６】また、１つの割込要因に対する割込処理プ
ログラムを動的に切り替えることも可能である。例え
ば、割込信号ＩＰＴ６の割込要因がタイマー割込であっ
て、ブザー鳴動間隔をカウントする場合と、ディスプレ
イ上に警告表示する間隔をカウントする場合とに用いら
れるとを想定する。この場合、前者をサポートする割込
処理プログラムの開始アドレスと、後者をサポートする
割込処理プログラムの開始アドレスを必要に応じてＩＲ
ＱＶ６に格納することにより、簡単に切り替えることが
できる。

【００５７】以上のように本実施例の割込制御装置によ
れば、割込信号１５０に対して、割込制御レジスタで指
定されたレベルに従って、開始アドレスレジスタ３０４
で与えられる開始アドレスに分岐する。開始アドレス
は、任意に設定することができるので、レベル毎の割込
処理プログラムをＲＯＭ１０１内の連続した領域に配置
することができ、ＲＯＭ１０１の使用効率を向上させる
ことができる。さらに、開始アドレスと割込処理プログ
ラムの本体部分とが不連続な領域に配置されないので、
開始アドレスに分岐した後に、さらに本体部分に分岐す
るための単純分岐命令が必要ない点で高速に割込処理を
実行させることができる。さらに、割込信号１５０のレ
ベルを任意に設定することができるので、割込処理の即
時性と高速性を要求される割込要因は、高いレベルに単
独で割当て、逆に即時性も高速性も要求されない割込要
因を複数まとめて低いレベルに割当てるといったよう
に、融通性の高い割込制御が可能になる。

【００５８】また、本割込制御装置では、ベクタテーブ
ルを参照する処理も、ベクタテーブルも必要ないので、
簡単なハードウェア構成により実現できる。なお、上記
実施例においては、開始アドレスレジスタ１０４、３０
４を内部レジスとして構成した例を示したが、開始アド
レスレジスタは、Ｉ／Ｏレジスタとして構成してもよ
い。この場合、ＲＯＭ１０１やＲＡＭ１０２と同様にメ
モリ空間上の記憶領域にマッピングされる。

【００５９】また、第１、第２の実施例において、リセ
ット割込とＮＭＩ割込とは、定数発生器１５３（３５
３）により固定的な開始アドレスが定められている構成
を示したが、リセット割込用ＩＲＱＶ、ＮＭＩ用ＩＲＱ
Ｖを設けてレベル割込と同様に扱うようにしてもよい。

【００６０】

【発明の効果】以上説明したように、請求項１の割込制
御装置によれば、複数の割込処理プログラムを分断する
ことなくプログラム記憶手段に格納しておくことによ
り、プログラム記憶手段の使用効率を向上させることが
でき、しかも、高速性、即時性を要求される割込処理に
好適する割込制御ができるという効果がある。

【００６１】請求項２の割込制御装置によれば、請求項
１記載の割込制御装置の効果に加えて、開始アドレスの
上位側アドレスを共通化することにより低コスト化でき
るという効果がある。請求項３の割込制御装置によれ
ば、請求項１記載の割込制御装置の効果に加えて、開始
アドレスをより柔軟に算出することができる。さらに、
複数の割込み処理プログラムの記憶領域の割当てを変更
した場合には、ベースアドレスを変更するだけで対応で
き、また、個別の割込み処理プログラムの変更に対して
も相対開始アドレスを変更するだけで良く、より柔軟に
プログラム設計を行うことができる。

【００６２】請求項４の割込制御装置によれば、請求項
１、２、又は３記載の割込制御装置の効果に加えて、外
部からの割込信号に対して割込レベルを柔軟に設定する
ことができるという効果がある。請求項５の割込制御装
置によれば、、請求項１ないし４記載の何れかの割込制
御装置の効果に加えて、主として緊急用に用いられるマ
スク不可能な特定の割込信号と、アプリケーションによ
り頻繁に用いられる割り込み要求とを峻別して、それぞ
れの特性に応じた構成とすることができるという効果が
ある。

【００６３】請求項６の割込制御装置によれば、請求項
１記載の割込制御装置の効果に加えて、優先レベルが高
い割込要求信号に対しては、高速性、即時性を十分に確
保することができ、かつ、優先レベルが高くない割込信
号を１つの割込処理プログラムにパックすることにより
ハードウェア構成を簡単にでき、その結果、個々の割込
処理に要求される特性に応じた柔軟な割込制御を行うこ
とができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例における割込制御装置を
備えたプロセッサの構成を示すブロック図である。

【図２】（ａ）同実施例におけるＩＲＱＶｎの設定例を
示す説明図である。（ｂ）同実施例における上記設定をするためのプログラ
ム例を示す。

【図３】本発明の第２の実施例における割込制御装置を
有するプロセッサの構成を示すブロック図である。

【図４】同実施例における制御レジスタのビット構成例
を示す。

【図５】（ａ）同実施例における割込制御レジスタＩＣ
Ｒ０〜６の設定例を示す。（ｂ）同実施例における開始アドレスレジスタＩＲＱＶ
０〜６の設定例を示す。（ｃ）同実施例における上記設定をするためのプログラ
ム例を示す。

【符号の説明】

１０１ＲＯＭ１０２ＲＡＭ１０３レジスタ部１０４開始アドレスレジスタ１０５セレクタ１０６セレクタ１０７プリフェッチカウンタ１０８インクリメンタ１０９デコードプログラムカウンタ１１０実行プログラムカウンタ１１１ドライバ１１２命令レジスタ１１３ステータスレジスタ１１４デコーダ１１５マイクロ命令レジスタ１１６算術論理演算部１１７プロセッサステータスワード１１８演算結果バッファ１１９オペランドアドレスレジスタ１２０セレクタ１２１セレクタ１２２〜１３０ドライバ１２４ドライバ１３１セレクタ１３２セレクタ１４０内部アドレスバス１４１内部データバス１４２内部データバス１５０割込信号１５１割込受付部１５２割込レベル信号１５３定数発生器１５４割込制御部

Claims

【特許請求の範囲】

【請求項１】割込要求信号毎の割込レベルに対応する
複数の割込処理プログラムを、アドレスが連続する領域
に記憶するプログラム記憶手段と、割込レベル毎の割込処理プログラムの開始アドレスを保
持する開始アドレス保持手段と、割込要求信号において割込要求が発生したとき、その割
込レベルに対応する開始アドレスを開始アドレス保持手
段から取り出してプログラムカウンタに設定することに
より分岐する制御を行う制御手段とを備えることを特徴
とする割込制御装置。
【請求項２】前記開始アドレス保持手段は、割込レベル毎に割込処理プログラムの開始アドレスの下
位側アドレスを保持する保持手段と、前記開始アドレスの上位側アドレスとなる定数を発生す
る定数発生手段とを備え、前記制御手段は、割込要求が発生したとき、その割込レ
ベルに対応する保持手段の下位側と、定数発生手段の上
位側アドレスとからなる開始アドレスに分岐する制御を
行うことを特徴とする請求項１記載の割込制御装置。
【請求項３】前記開始アドレス保持手段は、プログラム記憶手段における複数の割込処理プログラム
の記憶領域の先頭アドレスをベースアドレスとして保持
する第１の保持手段と、各割込み処理プログラムの開始アドレスとベースアドレ
スとの差分で表される相対開始アドレスを、割込みレベ
ルに対応させて保持する第２の保持手段とを備え、前記制御手段は、割込要求が発生したとき、その割込レ
ベルに対応する相対開始アドレスとベースアドレスとを
加算して得られる開始アドレスに分岐する制御を行うこ
とを特徴とする請求項１記載の割込制御装置。
【請求項４】前記割込制御装置は、さらに外部からの
割込信号の種類毎に割込レベルを保持するレベル保持手
段と、外部から割込信号を受け付け、その割込信号に対応する
割込レベルをもつ割込要求信号を制御手段に出力する割
込受付手段とを備えることを特徴とする請求項１、２、
又は３記載の割込制御装置。
【請求項５】前記割込制御装置は、さらにマスク不可
能な特定の割込信号に対する割込処理プログラムの開始
アドレスを発生する固定アドレス発生手段を備え、前記制御手段は、前記特定の割込が発生したとき、固定
アドレス発生手段に発生される開始アドレスに分岐する
制御を行うことを特徴とする請求項１ないし４記載の何
れかの割込制御装置。
【請求項６】前記プログラム記憶手段は、所定レベルよ
り高いレベルの割込要求信号に対しては、１対１に対応
する割込処理プログラムを記憶し、所定レベル以下の割
込要求信号に対しては、多対１に対応する割込処理プロ
グラムを記憶し、前記開始アドレス保持手段は、所定レベルより高い割込レベルに対して、１対１に対応
する開始アドレスを保持する第１の保持手段と、所定レベル以下の割込レベルに対して、多対１に対応す
る開始アドレスを保持する第２の保持手段とを有するこ
とを特徴とする請求項１記載の割込制御装置。