KR20090093440A - 디지털-아날로그 변환기, 소스 드라이버 및 액정디스플레이 장치 - Google Patents

디지털-아날로그 변환기, 소스 드라이버 및 액정디스플레이 장치

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KR20090093440A
KR20090093440A KR1020080018957A KR20080018957A KR20090093440A KR 20090093440 A KR20090093440 A KR 20090093440A KR 1020080018957 A KR1020080018957 A KR 1020080018957A KR 20080018957 A KR20080018957 A KR 20080018957A KR 20090093440 A KR20090093440 A KR 20090093440A
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최창휘
박정태
김형태
안정아
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Abstract

디지털-아날로그 변환기는 제1 디코더, 감마 기준 전압 디코더부, 능동 저항 스트링부를 포함한다. 제1 디코더는 연속하는 두 개의 하위 감마 탭 전압들을 각각 상한과 하한으로 하는 2(N-2-P) 개의 제2 감마 전압들을 선택하여 제공한다. 감마 기준 전압 디코더부는 연속하는 두 개의 상위 탭 전압들을 선택하여 각각 제1 감마 기준 전압과 제2 감마 기준 전압으로 제공한다. 능동 저항 스트링부는 제1 감마 기준 전압과 제2 감마 기준 전압을 균일한 전압 차이를 갖는 2(N-2) 개의 계조 전압으로 분할하여 제공한다.

Description

디지털-아날로그 변환기, 소스 드라이버 및 액정 디스플레이 장치{Digital to analog converter, source driver and liquid crystal display}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 액정 표시 장치와 이에 포함되는 소스 드라이버 및 디지털-아날로그 변환기에 관한 것이다.
액정 표시 장치(Liquid Crystal Display Device, LCD)는 액정(Liquid Crystal, LC)을 이용하여 영상을 표시하는 평판 표시 장치(flat display device)의 하나이다.
일반적으로 액정 표시 장치에서 색재현성을 높이기 위하여, R, G, B 영상 데이터의 디지털 비트 수를 증가시키면, 이를 디코딩하는 감마 디코더(미도시)의 회로를 위한 면적은 그 증가된 비트 수에 기하 급수적으로 증가한다.
도 1은 종래의 액정 표시 장치의 소스 드라이버에 사용되는 디지털- 아날로그 변환기를 나타낸다.
도 1을 참조하면, 종래의 디지털-아날로그 변환기(10)는 저항열(20)과 스위치들(30)을 포함한다. 저항열(10)은 계조 전압을 공급하고 스위치들(30)은 입력되는 데이터에 따라 계조 전압을 선택하여 출력한다. 저항열(10)을 사용하는 디지털-아날로그 변환기(10)는 데이터의 디지털 비트 수를 증가시키면 스위치들(30)의 수가 기하급수적으로 증가하여 전체 회로의 면적이 증가하게 된다. 예를 들어 데이터가 N 비트씩 증가할 때마다 면적은 2N 배 증가하게 된다. 또한 하나의 저항열(10)을 사용하여 계조 전압을 공급하기 때문에 채널별로 독립적인 감마 전압을 공급할 수 없게 된다.
이에 따라, 본 발명의 목적은 작은 면적으로 채널별로 독립적인 감마 전압을 제공할 수 있는 디지털-아날로그 변환기, 이를 포함하는 소스 드라이버 및 상기 소스 드라이버를 포함하는 액정 표시 장치를 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디지털-아날로그 변환기는 제1 디코더, 감마 기준 전압 디코더부, 능동 저항 스트링부를 포함한다. 상기 제1 디코더는 균일한 전압 차이를 가지는 N(N은 9 이상의 홀수) 개의 하위 감마 탭 전압들에 의하여 제공되는 2(N-2) 개의 제1 감마 전압들 중에서, L(L은 10이상의 자연수) 비트 데이터 중 상위 P(N-1 = 2P, P는 10미만의 자연수) 비트 데이터에 응답하여, 연속하는 두 개의 하위 감마 탭 전압들을 각각 상한과 하한으로 하는 2(N-2-P) 개의 제2 감마 전압들을 선택하여 제공한다. 상기 감마 기준 전압 디코더부는 상기 P 비트 데이터에 응답하여, 상기 N 개의 하위 감마 탭 전압들 각각과 동일한 전압차이를 갖는 N 개의 상위 감마 탭 전압들 중 상기 제2 감마 전압들의 상한과 하한에 해당하는 연속하는 두 개의 하위 감마 탭 전압들 각각과 동일한 전압 차이를 가지는 연속하는 두 개의 상위 탭 전압들을 선택하여 각각 제1 감마 기준 전압과 제2 감마 기준 전압으로 제공한다. 상기 능동 저항 스트링부는 상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압을 균일한 전압 차이를 갖는 2(N-2) 개의 계조 전압으로 분할하여 제공하는, 상기 선택된 제2 감마 전압들에 의하여 동일한 게이트-소스 전압을 갖는 복수의 트랜지스터들로 구성된다.
상기 디지털-아날로그 변환기는 상기 L 비트 데이터 중 Q(Q는 10 미만의 자연수) 비트 데이터에( 응답하여 상기 2(N-2) 개의 계조 전압 중 제1 전압과 제2 전압을 선택하여 제공하는 제2 디코더, 상기 L 비트 데이터 중 R 비트 데이터(L = P + Q + R, R은 10 미만의 자연수)에 응답하여 상기 제1 전압과 상기 제2 전압을 중복적으로 분배하여 복수의 분배된 출력들을 제공하는 제3 디코더 및 상기 복수의 분배된 출력들은 평균하여 출력하는 보간 버퍼를 더 포함할 수 있다.
상기 감마 기준 전압 디코더부는 상기 제1 감마 기준 전압을 상기 능동 저항 스트링부의 제1 단자에 스위칭하는 제1 감마 기준 전압 디코더 및 상기 제2 감마 기준 전압을 상기 능동 저항 스트링부의 제2 단자에 스위칭하는 제2 감마 기준 전압 디코더를 포함할 수 있다. 상기 제1 감마 기준 전압 디코더는 상기 N 개의 상위 감마 탭 전압들 중 홀수 번째 상위 감마 탭 전압들을 각각의 소스로 인가받는 복수의 제1 트랜지스터들을 포함하고, 상기 N 개의 상위 감마 탭 전압들 중 짝수 번째 상위 감마 탭 전압들을 각각의 드레인으로 인가받는 복수의 제2 트랜지스터들을 포함할 수 있다.
상기 복수의 제1 트랜지스터들 중 상기 홀수 번째 감마 탭 전압들 중 최대 전압을 인가받는 트랜지스터의 바디는 소스에 연결되고, 최소 전압을 인가받는 트랜지스터의 바디는 드레인에 연결되고, 중간 전압들을 인가받는 트랜지스터들은 상기 P 비트 데이터에 따라 바디가 선택적으로 소스 또는 드레인 중 하나에 연결될 수 있다. 상기 복수의 제2 트랜지스터들은 상기 P 비트 데이터에 따라 바디가 선택적으로 소스 또는 드레인 중 하나에 연결될 수 있다.
상기 능동 저항 스트링부는 상기 제2 감마 전압들을 크기의 순서대로 두 개씩 입력받고, 상기 제2 감마 전압들의 개수의 절반인 2(N-2-P)/2 개가 직렬 연결되는 능동 저항 유닛을 포함할 수 있다.
상기 능동 저항 유닛들 각각은 서로 직렬 연결되는 제1 트랜지스터 스트링과 제2 트랜지스터 스트링을 포함하고, 상기 제1 트랜지스터 스트링은 상기 크기의 순서대로 입력되는 2 개의 제2 감마 전압들 중 하나를 각각의 게이트에 인가받는, 직렬 연결된 2(N-2-P)/2 개의 제3 트랜지스터들을 포함하고, 상기 제2 트랜지스터 스트링은 상기 크기의 순서대로 입력되는 2 개의 제2 감마 전압들 중 나머지 하나를 각각의 게이트에 인가받는, 직렬 연결된 2(N-2-P)/2 개의 제4 트랜지스터들을 포함할 수 있다.
상기 제3 트랜지스터들의 상기 제3 트랜지스터들의 각각의 바디와 상기 제4 트랜지스터들의 각각의 바디는 상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압에 따라 동일하게 각각의 소스 또는 드레인 중 어느 하나에 연결되는 것을 연결될 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 소스 드라이버는 클럭 신호를 기초로 디지털 데이터를 제공하는 데이터 레지스터부, 상기 클럭 신호를 입력받고, 상기 입력된 클럭 신호를 순차적으로 쉬프팅하여 출력하는 쉬프트 레지스터부, 상기 순차적으로 쉬프팅된 클럭 신호에 기초하여 상기 디지털 데이터를 순차적으로 저장하는 데이터 래치부, 상기 데이터 래치부로부터 저장된 상기 디지털 데이터를 제공받아 상기 제공받은 디지털 데이터를 아날로그 데이터로 변환하는 디지털-아날로그 변환기 및 소스 드라이버 제어 신호에 응답하여 상기 변환된 아날로그 데이터를 패널에 출력하는 출력버퍼를 포함한다. 상기 디지털 데이터는 L (L은 10 이상의 자연수)비트이고, 상기 디지털-아날로그 변환기는 제1 디코더, 감마 기준 전압 디코더부, 능동 저항 스트링부를 포함한다. 상기 제1 디코더는 균일한 전압 차이를 가지는 N(N은 9 이상의 홀수) 개의 하위 감마 탭 전압들에 의하여 제공되는 2(N-2) 개의 제1 감마 전압들 중에서, L(L은 10이상의 자연수) 비트 데이터 중 상위 P(N-1 = 2P, P는 10미만의 자연수) 비트 데이터에 응답하여, 연속하는 두 개의 하위 감마 탭 전압들을 각각 상한과 하한으로 하는 2(N-2-P) 개의 제2 감마 전압들을 선택하여 제공한다. 상기 감마 기준 전압 디코더부는 상기 P 비트 데이터에 응답하여, 상기 N 개의 하위 감마 탭 전압들 각각과 동일한 전압차이를 갖는 N 개의 상위 감마 탭 전압들 중 상기 제2 감마 전압들의 상한과 하한에 해당하는 연속하는 두 개의 하위 감마 탭 전압들 각각과 동일한 전압 차이를 가지는 연속하는 두 개의 상위 탭 전압들을 선택하여 각각 제1 감마 기준 전압과 제2 감마 기준 전압으로 제공한다. 상기 능동 저항 스트링부는 상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압을 균일한 전압 차이를 갖는 2(N-2) 개의 계조 전압으로 분할하여 제공하는, 상기 선택된 제2 감마 전압들에 의하여 동일한 게이트-소스 전압을 갖는 복수의 트랜지스터들로 구성된다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 액정 디스플레이 장치는 복수의 게이트 라인들과 복수의 데이터 라인들을 구비하는 액정 디스플레이 패널, 상기 게이트 라인들을 구동하기 위한 게이트 드라이버 및 상기 데이터 라인들을 구동하기 위한 소스 드라이버를 포함한다. 상기 소스 드라이버는 클럭 신호를 기초로 디지털 데이터를 제공하는 데이터 레지스터부, 상기 클럭 신호를 입력받고, 상기 입력된 클럭 신호를 순차적으로 쉬프팅하여 출력하는 쉬프트 레지스터부, 상기 순차적으로 쉬프팅된 클럭 신호에 기초하여 상기 디지털 데이터를 순차적으로 저장하는 데이터 래치부, 상기 데이터 래치부로부터 저장된 상기 디지털 데이터를 제공받아 상기 제공받은 디지털 데이터를 각 채널별로 서로 독립적인 감마 기준 전압을 이용하여 아날로그 데이터로 변환하는 디지털-아날로그 변환기 및 소스 드라이버 제어 신호에 응답하여 상기 변환된 아날로그 데이터를 패널에 출력하는 출력버퍼를 포함한다.
실시예에 있어서, 상기 디지털 데이터는 L (L은 10 이상의 자연수)비트이고, 상기 디지털-아날로그 변환기는 제1 디코더, 감마 기준 전압 디코더부, 능동 저항 스트링부를 포함한다. 상기 제1 디코더는 균일한 전압 차이를 가지는 N(N은 9 이상의 홀수) 개의 하위 감마 탭 전압들에 의하여 제공되는 2(N-2) 개의 제1 감마 전압들 중에서, L(L은 10이상의 자연수) 비트 데이터 중 상위 P(N-1 = 2P, P는 10미만의 자연수) 비트 데이터에 응답하여, 연속하는 두 개의 하위 감마 탭 전압들을 각각 상한과 하한으로 하는 2(N-2-P) 개의 제2 감마 전압들을 선택하여 제공할 수 있다. 상기 감마 기준 전압 디코더부는 상기 P 비트 데이터에 응답하여, 상기 N 개의 하위 감마 탭 전압들 각각과 동일한 전압차이를 갖는 N 개의 상위 감마 탭 전압들 중 상기 제2 감마 전압들의 상한과 하한에 해당하는 연속하는 두 개의 하위 감마 탭 전압들 각각과 동일한 전압 차이를 가지는 연속하는 두 개의 상위 탭 전압들을 선택하여 각각 제1 감마 기준 전압과 제2 감마 기준 전압으로 제공할 수 있다. 상기 능동 저항 스트링부는 상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압을 균일한 전압 차이를 갖는 2(N-2) 개의 계조 전압으로 분할하여 제공하는, 상기 선택된 제2 감마 전압들에 의하여 동일한 게이트-소스 전압을 갖는 복수의 트랜지스터들로 구성될 수 있다.
본 발명에 따르면, 트랜지스터 스트링을 동일한 저항값을 제공하는 저항으로 이용하여 면적을 감소시키면서도 고 해상도를 구현할 수 있고, 채널별로 서로 독립적인 감마 전압을 제공할 수 있다.
도 1은 종래의 액정 표시 장치의 소스 드라이버에 사용되는 디지털- 아날로그 변환기를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 액정 표시 장치(Liquid Crystal Device, LCD)를 나타내는 블록도이다.
도 3은 도 2의 소스 드라이버의 일 실시예를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 디지털-아날로그 변환기의 구성을 나타내는 블록도이다.
도 5a는 도 4의 능동 저항 유닛들 중 하나의 능동 저항 유닛의 구성을 나타내는 블록도이다.
도 5b는 도 5a에서 제1 감마 기준 전압의 크기가 제2 감마 기준 전압의 크기보다 클 때를 나타낸다.
도 6은 상위 감마 탭 전압들과 하위 감마 탭 전압들의 관계를 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 디지털-아날로그 변환기의 일부분의 구성을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 액정 표시 장치(Liquid Crystal Device, LCD)를 나타내는 블록도이다.
도 2를 참조하면, 액정 표시 장치(200)는 타이밍 컨트롤러(210), 소스 드라이버(220), 게이트 드라이버(230), 패널(240) 및 전원 공급부(250)를 포함한다.
타이밍 컨트롤러(210)는 그래픽 컨트롤러(미도시됨)로부터 프레임에 대한 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 데이터 인에이블 신호(DE), 클럭 신호(CLK) 및 RGB (Red, Green, Blue) 신호를 입력받아 소스 드라이버(220) 및 게이트 드라이버(230)에 RGB 데이터 및 소스 드라이버 제어 신호 및 게이트 드라이버 제어 신호를 각각 전송한다.
소스 드라이버(220)는 타이밍 컨트롤러(310)로부터 출력된 RGB 데이터 및 소스 드라이버 제어 신호를 입력받아 수평 동기 신호(HSYNC)에 응답하여 라인 단위로 데이터를 패널(240)에 출력한다.
게이트 드라이버(230)는 복수의 게이트 라인들을 포함하며, 타이밍 컨트롤러(210)로부터 출력된 게이트 드라이버 제어 신호를 입력받는다. 게이트 드라이버(230)는 소스 드라이버(220)로부터 출력된 데이터를 패널(240)에 순차적으로 출력하기 위하여 상기 게이트 라인들을 제어한다.
전원 공급부(250)는 타이밍 컨트롤러(210), 소스 드라이버(220), 게이트 드라이버(230) 및 패널(240)에 전원을 공급한다.
이하 도 2에 나타난 액정 표시 장치의 동작을 설명하기로 한다.
우선, 타이밍 컨트롤러(210)는 그래픽 컨트롤러(미도시됨)로부터 영상을 나타내는 RGB 데이터 및 수직 및 수평 동기 신호(VSYNC, HSYNC)와 같은 제어신호를 입력받는다.
게이트 드라이버(230)는 수직 동기 신호(VSYNC)와 같은 게이트 라인 제어 신호를 입력받고, 순차적으로 상기 입력된 수직 동기 신호(VSYNC)를 순차적으로 쉬프팅하여 복수의 게이트 라인을 순차적으로 제어한다.
소스 드라이버(220)는 타이밍 컨트롤러(210)로부터 RGB 데이터 및 소스 드라이버 제어 신호를 입력받고, 게이트 드라이버(230)가 게이트 라인을 제어할 때 한 라인에 해당하는 영상 신호를 패널(240)에 출력한다.
도 3은 도 2의 소스 드라이버의 일 실시예를 나타내는 블록도이다.
도 3을 참조하면, 소스 드라이버(220)는 클럭 공급부(310), RSDS 입력기(320), 데이터 레지스터부(330), 쉬프트 레지스터부(340), 데이터 래치부(350), 디지털-아날로그 변환기(360) 및 출력 버퍼(370)를 포함한다.
클럭 공급부(310)는 외부로부터 클럭 신호를 입력받아 데이터 레지스터부(330) 및 쉬프트 레지스터(340)에 상기 클럭 신호를 제공한다. 상기 클럭 신호는 데이터 레지스터부(430)의 출력 및 쉬프트 레지스터(340)의 출력을 동기화하는데 사용될 수 있다.
RSDS 입력기(320)는 타이밍 컨트롤러(210)로부터 감소된 스윙 차등 신호(Reduced Swing Differential Signaling, RSDS)를 입력받고, RGB 데이터를 각각 데이터 레지스터부(230)에 출력한다. 예를 들어 상기 RGB 데이터는 각각 10 비트로 구성될 수 있다.
데이터 레지스터부(230)는 클럭 공급부(210)로부터 입력된 클럭 신호를 기초로 RGB 데이터를 데이터 래치부(350)에 출력한다. 예를 들어, 데이터 레지스터부(330)는 RGB 데이터를 각각 저장하는 레지스터들로 구성될 수 있다. 또한, 데이터 레지스터부(330)는 RSDS 입력기(320)의 클럭과 같은 속도로 동작하여 10 비트의 데이터를 출력할 수 있다.
쉬프트 레지스터부(340)는 클럭 공급부(310)로부터 클럭 신호를 입력받고, 상기 입력된 클럭 신호에 대하여 순차적으로 쉬프팅 연산을 수행한다. 쉬프트 레지스터부(340)는 상기 쉬프팅된 클럭 신호를 순차적으로 데이터 래치부(350)에 출력한다.
데이터 래치부(350)는 복수의 래치 회로들로 구성되며, 쉬프트 레지스터부(340)로부터 출력된 쉬프팅된 클럭 신호 및 데이터 레지스터부(330)로부터 출력된 RGB 데이터를 입력받는다. 데이터 래치부(350)는 쉬프팅된 클럭 신호를 기초로 래치 회로들의 한 끝에서 다른 한 끝까지 순차적으로 RGB 데이터를 저장한다.
디지털-아날로그 변환기(360)는 데이터 래치부(350)로부터 저장된 영상의 한 라인에 상응하는 디지털 데이터를 입력받고, 각 채널별로 서로 독립적인 감마 기준 전압을 이용하여 상기 디지털 데이터를 아날로그 데이터로 변환한다.
출력 버퍼(370)는 디지털-아날로그 변환기(360)에 의하여 변환된 아날로그 데이터를 소스 드라이버 제어 신호에 응답하여 패널(350)에 출력한다.
이하, 소스 드라이버(220)의 데이터 레지스터부(330), 쉬프트 레지스터부(340) 및 데이터 래치부(350)의 동작을 설명하기로 한다.
데이터 레지스터부(330) 및 쉬프트 레지스터부(340)는 클럭 공급부(310)로부터 입력된 클럭 신호를 입력받는다. 데이터 레지스터부(330)는 상기 입력된 클럭 신호를 기초로 데이터 래치부(350)에 RGB 데이터를 출력한다. 쉬프트 레지스터부(340)는 상기 입력된 클럭 신호에 대하여 쉬프팅 연산을 수행하고, 상기 쉬프팅된 클럭 신호를 기초로 데이터 래치부(350)에 래치 제어 신호를 출력한다.
데이터 래치부(350)는 상기 쉬프팅된 클럭 신호를 기초로 데이터 레지스터부(330)로부터 출력된 RGB 데이터를 데이터 래치부(350)를 구성하는 래치 회로의 한 끝부터 다른 한 끝까지 순차적으로 저장한다.
예를 들어, 쉬프트 레지스터부(340)는 복수의 쉬프트 레지스터들로 구성될 수 있으며, 상기 쉬프트 레지스터 회로는 래치 회로의 한 끝부터 다른 한 끝까지 순차적으로 저장하기 위하여 데이터 래치부(350)를 구성하는 래치 회로에 각각 대응할 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 3의 디지털-아날로그 변환기의 구성을 나타내는 블록도이다.
도 4를 참조하면, 디지털-아날로그 변환기(360)는 제1 디코더(410), 감마 기준 전압 디코더부(420, 430), 능동 저항 스트링부(440), 제2 디코더(450), 제3 디코더(460) 및 보간(interpolating) 버퍼(470)를 포함한다. 감마 기준 전압 디코더부(420, 430)는 제1 감마 기준 전압 디코더(420) 및 제2 감마 기준 전압 디코더(430)를 포함한다.
제1 디코더(410)는 균일한 전압 차이를 가지는 N(N은 9 이상의 홀수) 개 하위 감마 탭 전압들(예를 들어 N이 9인 경우, VG10 내지 VG 18)에 의하여 제공되는 2(N-2)(예를 들어 N 이 9이면 128)개의 제1 감마 전압들을 제공받고, L (L = P + Q + R, L 은 10이상의 자연수 P. Q, R 은 각각 L 미만의 자연수)비트 데이터 중에서 상위 P(예를 들어 P는 3) 비트 데이터에 응답하여 연속하는 두 개의 하위 감마 탭 전압들(VG10 내지 VG 18 중 연속하는 두 개)을 각각 상한과 하한으로 하는 제2 감마 전압들을 선택하여 제공한다.
감마 기준 전압 디코더부(420, 430)는 상기 P 비트 데이터에 응답하여 상기 N 개의 하위 감마 탭 전압들(VG10 내지 VG 18) 각각과 동일한 전압차이를 갖는 N 개의 상위 감마 탭 전압들((VG1 내지 VG9) 중 상기 제2 감마 전압들의 상한과 하한에 해당하는 연속하는 두 개의 하위 감마 탭 전압들 각각과 동일한 전압 차이를 가지는 연속하는 두 개의 상위 탭 전압들을 선택하여 각각 제1 감마 기준 전압과 제2 감마 기준 전압으로 제공한다. 예를 들어 제1 디코더(410)에서 선택된 연속하는 두 개의 하위 감마 탭 전압들이 VG10과 VG11이라면 제1 감마 기준 전압은 VG1이고, 제2 감마 기준 전압은 VG2일 수 있다.
능동 저항 스트링부(440)는 상기 제1 감마 기준 전압(예를 들어 VG1)과 상기 제2 감마 기준 전압(예를 들어 VG2)을 균일한 전압 차이를 갖는 2(N-2) (예를 들어 128)개의 계조 전압으로 분할하여 제공한다. 능동 저항 스트링부(440)는 상기 선택된 제2 감마 전압들에 의하여 동일한 게이트-소스 전압을 갖는 복수의 트랜지스터들을 포함한다. 능동 저항 스트링부(440)는 제2 감마 전압들의 수의 절반이 직렬 연결되는 능동 저항 유닛들(441,...,448)을 포함한다. 능동 저항 유닛들(441,...,448)은 상기 선택된 제2 감마 전압들을 크기의 순서대로 두 개씩 입력받는다. 능동 저항 스트링부(440)는 제1 단자(451)에서 제1 감마 기준 전압 디코더(420)와 연결되고, 제2 단자(453)에서 제2 감마 기준 전압 디코더(430)와 연결된다.
제2 디코더(450)는 중간 Q 비트(예를 들어 5 비트) 데이터에 응답하여 능동 저항 스트링부(440)에서 제공되는 2(N-2) 개의 계조 전압 중 제1 전압(VH)과 제2 전압(VL)을 선택하여 제공한다. 제3 디코더는 하위 R 비트(예를 들어 2 비트) 데이터에 응답하여 상기 제1 전압(VH)과 상기 제2 전압(VL)을 중복적으로 분배하여 복수의 분배된 출력들을 제공한다. 상기 보간 버퍼(470)는 제3 디코더(460)에서 제공되는 복수의 분배된 출력들을 평균하여 출력 전압(VOUT)으로 출력한다.
도 5a는 도 4의 능동 저항 유닛들(441,...,448) 중 하나의 능동 저항 유닛(441)의 구성을 나타내는 블록도이다. 다른 능동 저항 유닛들(442,..,.448)의 구성도 능동 저항 유닛(441)의 구성과 동일하다.
도 4를 참조하면, 능동 저항 유닛(441)은 제1 트랜지스터 스트링(510)과 제2 트랜지스터 스트링(520)을 포함한다. 제1 트랜지스터 스트링(510)은 크기의 순서대로 입력되는 2 개의 제2 감마 전압들 중 하나를 각각의 게이트에 인가받는, 직렬 연결된 2(N-2-M)/2 개의 제3 트랜지스터들(511 내지 518)을 포함한다. 또한 상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압의 크기에 따라 제3 트랜지스터들(511 내지 518)의 바디를 동시에 각각의 소스 또는 드레인에 연결하는 스위치들(SW1)도 포함한다. 제2 트랜지스터 스트링(520)은 상기 크기의 순서대로 입력되는 2 개의 제2 감마 전압들 중 나머지 하나를 각각의 게이트에 인가받는, 직렬 연결된 2(N-2-M)/2 개의 제4 트랜지스터들(521 내지 528)을 포함한다. 또한 상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압의 크기에 따라 제3 트랜지스터들(511 내지 518)의 바디를 동시에 각각의 소스 또는 드레인에 연결하는 스위치들(SW2)도 포함한다. 즉 제3 트랜지스터들(511 내지 518)과 제4 트랜지스터들(521 내지 528)의 각각의 바디는 상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압의 크기에 따라 동시에 소스 또는 드레인 중 어느 하나에 연결된다.
도 5b는 도 5a에서 제1 감마 기준 전압의 크기가 제2 감마 기준 전압의 크기보다 클 때를 나타낸다.
도 5b를 참조하면, 도 4의 제1 감마 기준 전압 디코더(420)에서 제1 감마 기준 전압으로 VG1이 선택되고, 제2 감마 기준 전압 디코더(430)에서 제2 감마 기준 전압으로 VG2가 선택되는 경우를 나타낸다. 물론 제1 감마 기준 전압의 크기가 제2 감마 기준 전압의 크기보다 큰 경우는 어떤 경우라도 동일하다. VG1의 크기가 VG2의 크기보다 크기 때문에 제3 트랜지스터들(511 내지 518)과 제4 트랜지스터들(521 내지 528)의 각각의 바디는 모두 각각의 소스에 연결된다.
도 6은 상위 감마 탭 전압들(VG1 내지 VG9)과 하위 감마 탭 전압들(VG10 내지 VG18)의 관계를 나타낸다.
도 6을 참조하면, 상위 탭 감마 전압들(VG1 내지 VG9)은 순서대로 균일한 전압차(예를 들어 0.75V)를 나타내고, 하위 탭 감마 전압들(VG10 내지 VG 18)도 순서대로 균일한 전압차이를 나타낸다. 또한 상위 탭 감마 전압들(VG1 내지 VG9)은 각각 하위 탭 감마 전압들(VG10 내지 VG18)과 순서대로 균일한 전압 차이(예를 들어 8.4V)를 나타낸다.
이하 도 3 내지 도 6을 참조하여 본 발명의 실시예에 따른 디지털-아날로그 변환기의 동작을 설명한다.
본 발명의 디지털-아날로그 변환기(360)는 트랜지스터를 저항으로 이용한다. 능동 저항 스트링부(440)를 구성하는 능동 저항 유닛(441 내지 448)에 포함되는 트랜지스터들의 저항이 동일하기 위하여는 트랜지스터들의 드레인-소스 전류(Ids)가 동일하여야 한다.
일반적으로 트랜지스터의 드레인-소스 전류(Ids)는 [수학식 1]과 같이 주어진다.
[수학식 1]
Ids = up*Cox*W/L*[(Vgs-Vth)*Vds - Vds2/2}
여기서, up는 캐리어의 이동도, Cox는 게이트 산화막의 커패시턴스, W는 유효 채널 폭, L은 유효 채널 길이, Vgs는 게이트-소스 전압, Vds는 드레인-소스 전압 Vth는 문턱 전압을 나타낸다.
트랜지스터들의 up, Cox,W, L 은 공정산포를 제외하고는 동일하게 할 수 있다. 트랜지스터들의 Vth가 동일하기 위하여는 각 트랜지스터들의 몸체 효과(body effect)를 제거하여야 한다. 이를 위하여 제3 트랜지스터들(511 내지 518) 및 제4 트랜지스터들(521 내지 528)의 각각의 바디를 각각의 소스에 연결한다. Vds를 동일하게 하기 위하여 상위 탭 감마 전압들(VG1 내지 VG9)이 등간격을 유지하고 하위 감마 탭 전압들(VG10 내지 VG 18)이 등간격을 유지한다. Vgs를 동일하게 하기 위하여, 제3 트랜지스터들(511 내지 518) 및 제4 트랜지스터들(521 내지 528)의 각 소스에 인가되는 전압보다 일정한 전압이 낮은 전압을 제3 트랜지스터들(511 내지 518) 및 제4 트랜지스터들(521 내지 528)의 게이트에 인가한다. 예를 들어 제1 감마 기준 전압디코더부(420)에서 상위 감마 탭 전압(VG1)이 선택되고, 제2 감마 기준 전압 디코더부(430)에서 상위 감마 탭 전압(VG2)이 선택되면, 제1 디코더(410)에서는 하위 감마 탭 전압(VG10)과 하위 감마 탭 전압(VG11)을 각각 상한과 하한으로 하는 16개의 제2 감마 전압들이 선택되어 8개의 능동 저항 유닛들(441 내지 448)에 순서대로 2 개씩 제공된다. 이렇게 하여 능동 저항 스트링부(440)에 포함되는 트랜지스터들의 저항이 모두 동일하게 되는 것이다.
제1 감마 기준 전압 디코더(420)와 제2 감마 기준 전압 디코더(430)는 제1 디코더(410)와 동시에 상위 P비트(여기서는 3 비트) 데이터가 제공된다. 제1 감마 기준 전압 디코더(420)는 제1 트랜지스터들(421 내지 425)을 포함하고, 제2 감마 기준 전압 디코더(430)는 제2 트랜지스터들(431 내지 434)을 포함한다. 제1 트랜지스터들(421 내지 425)의 소스는 각각 상기 N개의 상위 감마 탭 전압들(VG1 내지 VG9) 중 홀수 번째 상위 감마 탭 전압들(VG1, VG3, VG5, VG7, VG9)에 연결된다. 제2 트랜지스터들(431 내지 434)의 소스는 각각 상기 N개의 상위 감마 탭 전압들(VG1 내지 VG9) 중 짝수 번째 상위 감마 탭 전압들(VG2, VG4, VG6, VG8)에 연결된다.
제1 트랜지스터들(421 내지 425)들 중 최대 전압(VG1)이 연결되는 트랜지스터(421)의 바디는 소스에 연결되고, 최소 전압을 인가받는 트랜지스터(425)의 바디는 드레인에 연결된다. 중간전압(VG3, VG5, VG7)이 연결되는 트랜지스터들(423, 425, 427)의 바디는 P 비트 데이터에 따라서 스위치들(SW21, SW22, SW23, SW24, SW25, SW26)에 의하여 선택적으로 소스 또는 드레인에 연결된다. 제2 트랜지스터들(431 내지 434)의 바디도 P 비트 데이터에 따라서 스위치들(SW31, SW32, SW33, SW34, SW35, SW36, SW37, SW38)에 의하여 선택적으로 소스 또는 드레인에 연결된다. 예를 들어 P 비트 데이터에 의하여 제1 감마 기준 전압 디코더(420)에서 제1 상위 탭 감마 전압(VG1)이 선택되고, 제2 감마 기준 전압 디코더(430)에서 제2 상위 탭 감마 기준 전압(VG2)이 선택되면 트랜지스터(431)의 바디는 스위치(SW32)에 의하여 드레인에 연결된다. 예를 들어 P 비트 데이터에 의하여 제1 감마 기준 전압 디코더(420)에서 제3 상위 탭 감마 전압(VG3)이 선택되고 제2 감마 기준 전압 디코더(430)에서 제2 상위 탭 감마 전압(VG2)이 선택되면, 트랜지스터(431)의 바디는 스위치(SW31)에 의하여 소스에 연결되고, 트랜지스터(422)의 바디는 스위치(SW22)에 의하여 드레인에 연결된다. P 비트 데이터에 따라서 선택되는 제1 감마 기준 전압과 제2 감마 기준 전압이 달라지고, 이에 따라 트랜지스터들(422, 423, 424, 431, 432, 433, 434)의 바디에 소스 또는 드레인에 선택적으로 연결되어 역바이어스 전압에 의한 전자 사태(avalanche)에 의한 파손(break down) 현상을 방지할 수 있다.
다음의 표 1은 P 비트(예를 들어 3비트) 데이터에 따라 선택되는 상위 감마 탭 전압들(VG1 내지 VG9)과 하위 감마 탭 전압들(VG10 내지 VG18) 및 스위치들(SW21, SW22, SW23, SW24, SW25, SW26 및 SW31, SW32, SW33, SW34, SW35, SW36, SW37, SW38)의 관계를 나타내는 표이다. 하지만 본 발명이 표 1에 한정되는 것은 아니다.
[표 1]
제2 디코더(450)는 중간 Q 비트(예를 들어 5 비트) 데이터에 응답하여 능동 저항 스트링부(440)에서 제공되는 128 개의 계조 전압들 중에서 제1 전압(VH)와 제2 전압(VL)을 선택하여 제3 디코더(460)에 제공한다. 제3 디코더(460)는 하위 R 비트(예를 들어 2 비트) 데이터에 응답하여 제1 전압(VH)와 제2 전압(VL)을 중복적으로 분배하여 출력한다. 제3 디코더(460)에서 출력되는 전압들은 (VH, VH, VH, VH), (VH, VH, VH, VL), (VH, VH, VL, VL), (VH, VL, VL, VL) 중의 하나일 수 있다.
상기 보간 버퍼(470)는 제3 디코더(460)에서 출력되는 전압들을 평균하여 출력한다. 상기 보간 버퍼(470)에서 출력되는 출력전압(Vout)은 VH, (3VH + VL)/4, (VH + VL)/2 또는 (VH + 3VL)/4 중 하나일 수 있다.
본 발명의 실시예에 따른 디지털-아날로그 변환기는 제1 디코더(410), 제1 감마 기준 전압 디코더(420), 제2 감마 기준 전압 디코더(430)에서 3 비트를 구현하고, 제2 디코더(450)에서 5 비트를 구현하고, 제3 디코더(460)에서 2 비트를 구현하여 128 계조 전압을 사용하여 1024 계조 전압을 구현할 수 있다.
제2 디코더(450), 제3 디코더(460) 및 보간 버퍼(470)의 구성은 실시예에 따라 달라질 수 있다.
도 7은 본 발명의 다른 실시예에 따른 디지털-아날로그 변환기의 일부분의 구성을 나타내는 블록도이다.
도 7을 참조하면, 도 3의 제2 디코더(450), 제3 디코더(460) 및 보간 버퍼(470)는 제2 디코더(610) 및 버퍼(620)로 대체될 수 있다.
제2 디코더(610)는 Q + R 비트(예를 들어 7비트) 데이터에 응답하여 능동 저항 스트링부(440)에서 제공되는 128 개의 계조 전압들 중에서 하나를 선택하여 버퍼(620)에 제공한다. 버퍼(620)는 상기 제2 디코더(610_)에서 제공되는 하나의 계조 전압을 버퍼링하여 출력 전압(Vout)으로 출력한다.
다시 도 2 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 디지털-아날로그 변환기(360)는 각 채널별로 서로 다른 상위 감마 탭 전압들(VG1 내지 VG9)과 하위 감마 탭 전압들(VG10 내지 VG18)을 선택하여 독립적인 감마를 구현할 수 있다. 또한 기존의 저항 스트링 타입(resistor string type)의 디지털-아날로그 변환기에 비하여 작은 면적으로 구현이 가능하다.
본 발명에 따르면, 트랜지스터 스트링을 동일한 저항값을 가지는 저항으로 이용하여 보다 작은 면적을 차지하고 각 채널별로 독립적인 감마 전압을 제공하는 디지털-아날로그 변환기를 구현할 수 있어, 고 해상도와 깊은 색감 및 빠른 동작속도를 필요로 하는 디스플레이 장치에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 균일한 전압 차이를 가지는 N(N은 9 이상의 홀수) 개의 하위 감마 탭 전압들에 의하여 제공되는 2(N-2) 개의 제1 감마 전압들 중에서, L(L은 10이상의 자연수) 비트 데이터 중 상위 P(N-1 = 2P, P는 10미만의 자연수) 비트 데이터에 응답하여, 연속하는 두 개의 하위 감마 탭 전압들을 각각 상한과 하한으로 하는 2(N-2-P) 개의 제2 감마 전압들을 선택하여 제공하는 제1 디코더;
    상기 P 비트 데이터에 응답하여, 상기 N 개의 하위 감마 탭 전압들 각각과 동일한 전압차이를 갖는 N 개의 상위 감마 탭 전압들 중 상기 제2 감마 전압들의 상한과 하한에 해당하는 연속하는 두 개의 하위 감마 탭 전압들 각각과 동일한 전압 차이를 가지는 연속하는 두 개의 상위 탭 전압들을 선택하여 각각 제1 감마 기준 전압과 제2 감마 기준 전압으로 제공하는 감마 기준 전압 디코더부; 및
    상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압을 균일한 전압 차이를 갖는 2(N-2) 개의 계조 전압으로 분할하여 제공하는, 상기 선택된 제2 감마 전압들에 의하여 동일한 게이트-소스 전압을 갖는 복수의 트랜지스터들로 구성되는 능동 저항 스트링부(active resistor string unit)를 포함하는 디지털-아날로그 변환기.
  2. 제1항에 있어서,
    상기 L 비트 데이터 중 Q(Q는 10 미만의 자연수) 비트 데이터에( 응답하여 상기 2(N-2) 개의 계조 전압 중 제1 전압과 제2 전압을 선택하여 제공하는 제2 디코더;
    상기 L 비트 데이터 중 R 비트 데이터(L = P + Q + R, R은 10 미만의 자연수)에 응답하여 상기 제1 전압과 상기 제2 전압을 중복적으로 분배하여 복수의 분배된 출력들을 제공하는 제3 디코더; 및
    상기 복수의 분배된 출력들은 평균하여 출력하는 보간 버퍼를 더 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  3. 제1항에 있어서, 상기 감마 기준 전압 디코더부는,
    상기 제1 감마 기준 전압을 상기 능동 저항 스트링부의 제1 단자에 스위칭하는 제1 감마 기준 전압 디코더; 및
    상기 제2 감마 기준 전압을 상기 능동 저항 스트링부의 제2 단자에 스위칭하는 제2 감마 기준 전압 디코더를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  4. 제3항에 있어서,
    상기 제1 감마 기준 전압 디코더는 상기 N 개의 상위 감마 탭 전압들 중 홀수 번째 상위 감마 탭 전압들을 각각의 소스로 인가받는 복수의 제1 트랜지스터들을 포함하고,
    상기 N 개의 상위 감마 탭 전압들 중 짝수 번째 상위 감마 탭 전압들을 각각의 드레인으로 인가받는 복수의 제2 트랜지스터들을 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  5. 제4항에 있어서,
    상기 복수의 제1 트랜지스터들 중 상기 홀수 번째 감마 탭 전압들 중 최대 전압을 인가받는 트랜지스터의 바디는 소스에 연결되고,
    최소 전압을 인가받는 트랜지스터의 바디는 드레인에 연결되고,
    중간 전압들을 인가받는 트랜지스터들은 상기 P 비트 데이터에 따라 바디가 선택적으로 소스 또는 드레인 중 하나에 연결되는 것을 특징으로 하는 디지털 아날로그 변환기.
  6. 제5항에 있어서, 상기 복수의 제2 트랜지스터들은 상기 P 비트 데이터에 따라 바디가 선택적으로 소스 또는 드레인 중 하나에 연결되는 것을 특징으로 하는 디지털 아날로그 변환기.
  7. 제3항에 있어서,
    상기 능동 저항 스트링부는 상기 제2 감마 전압들을 크기의 순서대로 두 개씩 입력받고, 상기 제2 감마 전압들의 개수의 절반인 2(N-2-P)/2 개가 직렬 연결되는 능동 저항 유닛을 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  8. 제7항에 있어서,
    상기 능동 저항 유닛들 각각은 서로 직렬 연결되는 제1 트랜지스터 스트링과 제2 트랜지스터 스트링을 포함하고,
    상기 제1 트랜지스터 스트링은 상기 크기의 순서대로 입력되는 2 개의 제2 감마 전압들 중 하나를 각각의 게이트에 인가받는, 직렬 연결된 2(N-2-P)/2 개의 제3 트랜지스터들을 포함하고,
    상기 제2 트랜지스터 스트링은 상기 크기의 순서대로 입력되는 2 개의 제2 감마 전압들 중 나머지 하나를 각각의 게이트에 인가받는, 직렬 연결된 2(N-2-P)/2 개의 제4 트랜지스터들을 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  9. 제8항에 있어서, 상기 제3 트랜지스터들의 각각의 바디와 상기 제4 트랜지스터들의 각각의 바디는 상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압에 따라 동일하게 각각의 소스 또는 드레인 중 어느 하나에 연결되는 것을 특징으로 하는 디지털 아날로그 변환기.
  10. 클럭 신호를 기초로 디지털 데이터를 제공하는 데이터 레지스터부;
    상기 클럭 신호를 입력받고, 상기 입력된 클럭 신호를 순차적으로 쉬프팅하여 출력하는 쉬프트 레지스터부;
    상기 순차적으로 쉬프팅된 클럭 신호에 기초하여 상기 디지털 데이터를 순차적으로 저장하는 데이터 래치부;
    상기 데이터 래치부로부터 저장된 상기 디지털 데이터를 제공받아 상기 제공받은 디지털 데이터를 아날로그 데이터로 변환하는 디지털-아날로그 변환기; 및
    소스 드라이버 제어 신호에 응답하여 상기 변환된 아날로그 데이터를 패널에 출력하는 출력버퍼를 포함하고,
    상기 디지털 데이터는 L (L은 10 이상의 자연수)비트이고,
    상기 디지털-아날로그 변환기는
    균일한 전압 차이를 가지는 N(N은 9 이상의 홀수) 개의 하위 감마 탭 전압들에 의하여 제공되는 2(N-2) 개의 제1 감마 전압들 중에서 상기 L(L은 10이상의 자연수) 비트 데이터 중 P(N-1 = 2P P는 10 미만의 자연수) 비트 데이터에 응답하여 연속하는 두 개의 하위 감마 탭 전압들을 각각 상한과 하한으로 하는 2(N-2-P) 개의 제2 감마 전압들을 선택하여 제공하는 제1 디코더;
    상기 P 비트 데이터에 응답하여, 상기 N 개의 하위 감마 탭 전압들 각각과 동일한 전압차이를 갖는 N 개의 상위 감마 탭 전압들 중 상기 제2 감마 전압들의 상한과 하한에 해당하는 연속하는 두 개의 하위 감마 탭 전압들 각각과 동일한 전압 차이를 가지는 연속하는 두 개의 상위 탭 전압들을 선택하여 각각 제1 감마 기준 전압과 제2 감마 기준 전압으로 제공하는 감마 기준 전압 디코더부; 및
    상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압을 균일한 전압 차이를 갖는 2(N-2) 개의 계조 전압으로 분할하여 제공하는, 상기 선택된 제2 감마 전압들에 의하여 동일한 게이트-소스 전압을 갖는 복수의 트랜지스터들로 구성되는 능동 저항 스트링부(active resistor string unit)를 포함하는 소스 드라이버.
  11. 제10항에 있어서, 상기 감마 기준 전압 디코더부는,
    상기 제1 감마 기준 전압을 상기 능동 저항 스트링부의 제1 단자에 스위칭하는 제1 감마 기준 전압 디코더; 및
    상기 제2 감마 기준 전압을 상기 능동 저항 스트링부의 제2 단자에 스위칭하는 제2 감마 기준 전압 디코더를 포함하는 것을 특징으로 하는 소스 드라이버.
  12. 제11항에 있어서, 상기 제1 감마 기준 전압 디코더는 상기 N 개의 상위 감마 탭 전압들 중 홀수 번째 상위 감마 탭 전압들을 각각의 소스로 인가받는 복수의 제1 트랜지스터들을 포함하고,
    상기 N 개의 상위 감마 탭 전압들 중 짝수 번째 상위 감마 탭 전압들을 각각의 드레인으로 인가받는 복수의 제2 트랜지스터들을 포함하는 것을 특징으로 하는 소스 드라이버.
  13. 제10항에 있어서,
    상기 능동 저항 스트링부는 상기 제2 감마 전압들을 크기의 순서대로 두 개씩 입력받고, 상기 제2 감마 전압들의 개수의 절반인 2(N-2-P)/2 개가 직렬 연결되는 능동 저항 유닛을 포함하는 것을 특징으로 하는 소스 드라이버.
  14. 제13항에 있어서,
    상기 능동 저항 유닛들 각각은 서로 직렬 연결되는 제1 트랜지스터 스트링과 제2 트랜지스터 스트링을 포함하고,
    상기 제1 트랜지스터 스트링은 상기 크기의 순서대로 입력되는 2 개의 제2 감마 전압들 중 하나를 각각의 게이트에 인가받는, 직렬 연결된 2(N-2-P)/2 개의 제3 트랜지스터들을 포함하고,
    상기 제2 트랜지스터 스트링은 상기 크기의 순서대로 입력되는 2 개의 제2 감마 전압들 중 나머지 하나를 각각의 게이트에 인가받는, 직렬 연결된 2(N-2-P)/2 개의 제4 트랜지스터들을 포함하는 것을 특징으로 하는 소스 드라이버.
  15. 제14항에 있어서, 상기 제3 트랜지스터들의 각각의 바디와 상기 제4 트랜지스터들의 각각의 바디는 상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압에 따라 동일하게 각각의 소스 또는 드레인 중 어느 하나에 연결되는 것을 특징으로 하는 소스 드라이버.
  16. 복수의 게이트 라인들과 복수의 데이터 라인들을 구비하는 액정 디스플레이 패널;
    상기 게이트 라인들을 구동하기 위한 게이트 드라이버; 및
    상기 데이터 라인들을 구동하기 위한 소스 드라이버를 포함하고,
    상기 소스 드라이버는,
    클럭 신호를 기초로 디지털 데이터를 제공하는 데이터 레지스터부;
    상기 클럭 신호를 입력받고, 상기 입력된 클럭 신호를 순차적으로 쉬프팅하여 출력하는 쉬프트 레지스터부;
    상기 순차적으로 쉬프팅된 클럭 신호에 기초하여 상기 디지털 데이터를 순차적으로 저장하는 데이터 래치부;
    상기 데이터 래치부로부터 저장된 상기 디지털 데이터를 제공받아 상기 제공받은 디지털 데이터를 각 채널별로 서로 독립적인 감마 기준 전압을 이용하여 아날로그 데이터로 변환하는 디지털 아날로그 변환기; 및
    소스 드라이버 제어 신호에 응답하여 상기 변환된 아날로그 데이터를 패널에 출력하는 출력버퍼를 포함하는 액정 표시 장치.
  17. 제16항에 있어서,
    상기 디지털 데이터는 L(L은 10이상의 자연수) 비트이고,
    상기 디지털-아날로그 변환기는,
    균일한 전압 차이를 가지는 N(N은 9 이상의 홀수) 개의 하위 감마 탭 전압들에 의하여 제공되는 2(N-2) 개의 제1 감마 전압들 중에서 상기 L(L은 10이상의 자연수) 비트 데이터 중 P(N-1 = 2P, P는 10미만의 자연수) 비트 데이터에 응답하여 연속하는 두 개의 하위 감마 탭 전압들을 각각 상한과 하한으로 하는 2(N-2-P) 개의 제2 감마 전압들을 선택하여 제공하는 제1 디코더;
    상기 P 비트 데이터에 응답하여, 상기 N 개의 하위 감마 탭 전압들 각각과 동일한 전압차이를 갖는 N 개의 상위 감마 탭 전압들 중 상기 제2 감마 전압들의 상한과 하한에 해당하는 연속하는 두 개의 하위 감마 탭 전압들 각각과 동일한 전압 차이를 가지는 연속하는 두 개의 상위 탭 전압들을 선택하여 각각 제1 감마 기준 전압과 제2 감마 기준 전압으로 제공하는 감마 기준 전압 디코더부; 및
    상기 제1 감마 기준 전압과 상기 제2 감마 기준 전압을 균일한 전압 차이를 갖는 2(N-2) 개의 계조 전압으로 분할하여 제공하는, 상기 선택된 제2 감마 전압들에 의하여 동일한 게이트-소스 전압을 갖는 복수의 트랜지스터들로 구성되는 능동 저항 스트링부(active resistor string unit)를 포함하는 액정 디스플레이 장치.
  18. 제17항에 있어서, 상기 감마 기준 전압 디코더부는,
    상기 제1 감마 기준 전압을 상기 능동 저항 스트링부의 제1 단자에 스위칭하는 제1 감마 기준 전압 디코더; 및
    상기 제2 감마 기준 전압을 상기 능동 저항 스트링부의 제2 단자에 스위칭하는 제2 감마 기준 전압 디코더를 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  19. 제18항에 있어서,
    상기 제1 감마 기준 전압 디코더는 상기 N 개의 상위 감마 탭 전압들 중 홀수 번째 상위 감마 탭 전압들을 각각의 소스로 인가받는 복수의 제1 트랜지스터들을 포함하고,
    상기 N 개의 상위 감마 탭 전압들 중 짝수 번째 상위 감마 탭 전압들을 각각의 드레인으로 인가받는 복수의 제2 트랜지스터들을 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  20. 제17항에 있어서,
    상기 능동 저항 스트링부는 상기 제2 감마 전압들을 크기의 순서대로 두 개씩 입력받고, 상기 제2 감마 전압들의 개수의 절반인 2(N-2-P)/2 개가 직렬 연결되는 능동 저항 유닛을 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  21. 제20항에 있어서,
    상기 능동 저항 유닛들 각각은 서로 직렬 연결되는 제1 트랜지스터 스트링과 제2 트랜지스터 스트링을 포함하고,
    상기 제1 트랜지스터 스트링은 상기 크기의 순서대로 입력되는 2 개의 제2 감마 전압들 중 하나를 각각의 게이트에 인가받는, 직렬 연결된 2(N-2-P)/2 개의 제3 트랜지스터들을 포함하고,
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