JP7432100B2 - 異なる部分領域を有する側面を備えた半導体装置 - Google Patents

Description

異なる部分領域を有する側面を備えた半導体装置が特定される。

半導体装置において、側面における表面電界は、装置の性能に強力な影響を与える場合がある。バイポーラ装置において、ベベル加工されたｐｎ接合終端を用いることにより、表面電界を低減することができ、この場合、負のベベル設計および正のベベル設計の両方を適用することができる。正のベベル設計の場合、半導体本体の断面積は、より低濃度にドープされた層に向かう方向に減少する。これに対し、負のベベル設計の場合、この断面積は、より低濃度にドープされた層に向かって増加する。

サイリスタのような対称ブロッキング装置は、順方向および逆方向のブロッキングのために２つのブロッキングｐｎ接合を必要とする。例として、文献ＵＳ３，４３７，８８６およびＵＳ３，５７５，６４４は、正ベベル加工された２つの接合を有するサイリスタについて記述している。負－負または正－負のベベル設計を適用することもできる。

しかしながら、逆方向ブロッキング電圧は、正－負ベベルサイリスタにおいて、正のベベルの隣の上に向けられた電界によって生じるパンチスルー効果により、制限される可能性があることが、わかっている。

解決すべき課題は、逆方向ブロッキング電圧機能が高められた半導体装置を提供することである。

この目的は、特に請求項１に記載の半導体装置によって達成される。発展形態および好都合な手段は他の請求項の主題である。

少なくとも１つの実施形態に従うと、半導体装置は、第１の主面と、第１の主面の反対側の第２の主面との間で鉛直方向に延在する半導体本体を含む。半導体本体は、第１の導電型の第１の半導体層と、第１の導電型とは異なる第２の導電型の第２の半導体層とを含むことにより、第１のｐｎ接合を形成する。第１の半導体層は第２の半導体層よりも高濃度にドープされる。第１の主面と第２の主面との間に延在する半導体本体の側面が、横方向において半導体本体の境界を定める。半導体本体の側面は、第１の部分領域および第２の部分領域を含み、第１の部分領域および第２の部分領域は、第１の半導体層の領域の境界を定めている。たとえば、第２の部分領域は第１の部分領域に直に隣接する。第１の部分領域は、横方向において第１のｐｎ接合の境界を定める。第２の部分領域は、第１のｐｎ接合から鉛直方向に離間している。第１の部分領域は第１のｐｎ接合に対して第１の角度で配置され、第２の部分領域は第１のｐｎ接合に対して第２の角度で配置され、第１の角度は第２の角度よりも大きい。

たとえば、側面は第３の部分領域を含み、第１の部分領域は第２の部分領域と第３の部分領域との間に配置され、第３の部分領域は第１の部分領域に直接隣接する。半導体本体は、第２のｐｎ接合をさらに含み、第３の部分領域は、横方向において第２のｐｎ接合の境界を定めており、第１の部分領域、第２の部分領域、および第３の部分領域は、断面視において平坦である。

言い換えると、横方向において半導体本体の境界を定める側面は、少なくとも２つの異なる部分領域、すなわち第１の部分領域および第２の部分領域を有し、これらの部分領域は、横方向において第１の半導体層の境界を定め、第１のｐｎ接合に対して異なる角度を形成する。たとえば、第１の角度は、第２の角度よりも、少なくとも１°または少なくとも２°または少なくとも５°大きい。よって、第１のｐｎ接合は、第１のｐｎ接合からさらに離れて配置された第２の部分領域の角度よりも大きな角度で終端をなす。

第１のｐｎ接合が逆方向に働く場合、これは、電界をさらに上に向けて拡げてパンチスルーを防止し逆ブロッキング電圧を増加させるのに役立つことが、わかっている。よって、逆ブロッキング電圧は、半導体本体の側面の修正された成形によって増加させることができる。

さらに、鉛直方向に沿って見たときに、第１のｐｎ接合に使用可能な半導体装置の領域は、特に第２の角度と比較した場合に大きな第１の角度によって増加する。

たとえば、第１の半導体層は、第１の主面と第１のｐｎ接合との間に配置される。第２の半導体層は、第１のｐｎ接合と第２の主面との間に配置されてもよい。第１の主面は半導体本体のカソード側を表していてもよく、第２の主面は半導体本体のアノード側を表していてもよく、またはその逆であってもよい。

第１および第２の半導体層に加えて、さらに他の半導体層および／またはさらに他のドープされた半導体領域が、第１の主面と第２の主面との間に存在してもよい。半導体本体は、例としてケイ素を含む。炭化ケイ素または窒化ガリウムのような他の半導体材料を使用することもできる。

半導体装置の少なくとも１つの実施形態に従うと、第１の角度は５°以上２０°以下である。

半導体装置の少なくとも１つの実施形態に従うと、第２の角度は０．８°以上５°以下である。

半導体装置の少なくとも１つの実施形態に従うと、鉛直方向に沿って見たときに、第１の部分領域の横方向の大きさは、第２の部分領域の横方向の大きさよりも小さい。例として、第１の部分領域は、第２の部分領域よりも、少なくとも５％、最大で９０％小さい。

半導体装置の少なくとも１つの実施形態に従うと、第１の角度は第１の部分領域内で一定であり、第２の角度は第２の部分領域内で一定である。言い換えると、第１および第２の角度は、それぞれの部分領域内で変化しない。

半導体装置の少なくとも１つの実施形態に従うと、第１の部分領域および第２の部分領域の少なくとも一方は、たとえば第１の部分領域および第２の部分領域は、機械的アブレーション法の痕跡を示す。例として、痕跡は、研削方法の痕跡である。機械的アブレーション法を使用することで、ベベル加工された側面が、確実かつ効率的に得られる。エッチングのような化学的方法を省くことができる。しかしながら、適切な場合には、機械的アブレーション法の代わりに、または機械的アブレーション法に加えて、化学的方法を使用してもよい。

半導体装置の少なくとも１つの実施形態に従うと、第１の部分領域および第２の部分領域のうちの少なくとも一方は、例として第１の部分領域および第２の部分領域は、レーザアブレーション法の痕跡を示す。

半導体本体は、第１のｐｎ接合に加えて、２つ以上のｐｎ接合、例として第２のｐｎ接合をさらに含み得る。

たとえば、第１のｐｎ接合および第２のｐｎ接合の少なくとも一方は、断面視において、半導体本体の対向する２つの側面間に連続的に延在する。

半導体装置の少なくとも１つの実施形態に従うと、第２のｐｎ接合は、第２の半導体層と、第１の導電型の第３の半導体層との間に形成される。そのため、第１のｐｎ接合および第２のｐｎ接合の順方向は、互いに反対方向である。例として、第３の半導体層は、第２の半導体層よりも高濃度にドープされる。

半導体装置の少なくとも１つの実施形態に従うと、側面は第３の部分領域を含む。例として、第１の部分領域は、第２の部分領域と第３の部分領域との間に配置される。例として、第３の部分領域は、横方向において第２のｐｎ接合の境界を定める。第３の部分領域は、第１のｐｎ接合から鉛直方向に離間している。たとえば、第３の部分領域は第１の部分領域に直接隣接している。

第１のｐｎ接合に対する第３の部分領域の角度は、第１の部分領域と異なっていてもよい。例として、第２の角度は第１の角度と第３の角度との間である。

半導体装置の少なくとも１つの実施形態に従うと、第３の角度は２０°以上６０°以下である。第３の部分領域は、たとえば第２のｐｎ接合に対して正のベベルを形成する。

代わりに負のベベルを第２のｐｎ接合に対して使用してもよい。この場合、角度は、例として、０．８°と２０°の間である。

半導体装置の少なくとも１つの実施形態に従うと、第１のｐｎ接合は、少なくとも１０００Ｖの逆方向ブロッキング電圧のために構成される。たとえば、半導体装置は、例として５０００Ｖ超または８０００Ｖ超の高電圧用途のために、たとえば８５００Ｖの定格ブロッキング電圧のために構成される。

半導体装置の少なくとも１つの実施形態に従うと、半導体装置はサイリスタである。たとえば、サイリスタは、位相制御サイリスタ（ＰＣＴ：phase control thyristor）として構成される。しかしながら、異なる部分領域を有する側面の上記構成は、ｐｎ接合を有する他の半導体装置にも適用することができる。

半導体装置の少なくとも１つの実施形態に従うと、サイリスタは正負ベベル設計を有し、負のベベルは第１および第２の部分領域を含む。例として、正のベベルは第３の部分領域によって形成される。代わりに、サイリスタは、負－負ベベル設計を有していてもよい。この場合、第１の半導体層、第１の部分領域および第２の部分領域に関して説明した特徴は、第３の半導体層にも当てはまる。

例示される実施形態および図面において、同様のまたは同様に機能する構成要素には同一の参照符号が付されている。全般的に、個々の実施形態に関する相違点についてのみ説明する。特に明記されない限り、ある実施形態における部分または態様の説明は、別の実施形態における対応する部分または態様にも当てはまる。

半導体装置の例示される実施形態を断面図で示す。 半導体装置の例示される他の実施形態を断面図で示す。 本明細書に記載の半導体装置のある実施形態に係る半導体装置の電界のシミュレーション結果を示す図である。 参照半導体装置の電界のシミュレーション結果を示す図である。 異なる半導体装置のブロッキング電圧Ｖｄｃの測定値を示す図である。

図面に示される要素およびそれらのサイズの相互の関係は、必ずしも正しい縮尺ではない。むしろ、個々の要素または層の厚さは、より適切に表現できるようにするために、および／またはより適切な理解のために、誇張されたサイズで表される場合がある。

半導体装置１の例示される実施形態が、図１において断面図で示される。この例示される実施形態において、半導体装置１は、順方向および逆方向のブロッキングのために２つのブロッキングｐｎ接合を有する半導体装置として実施される。しかしながら、本発明は、ｐｎ接合を１つだけ有するまたは３つ以上のｐｎ接合を有する半導体装置に使用することもできる。

カソード、アノードおよびゲート電極等の半導体装置１の金属電極は、図面では明示されていない。

半導体装置１は、第１の主面２１と第２の主面２２との間で鉛直方向に延在する半導体本体２を含む。半導体本体２は、異なる濃度にドープされた複数の部分領域を含む。単に単純化するために、第１の半導体層３１、第２の半導体層３２、および第３の半導体層３３が示されている。しかしながら、半導体本体は、４つ以上の半導体層または異なる濃度にドープされた半導体領域を含み得る。

半導体本体２は基材６の上に配置される。例として、半導体本体２は、接着剤またははんだ（図面では明示されていない）等の接続層によって基材６に固定される。

たとえば、基材６はモリブデンを含むまたはモリブデンからなる。しかしながら、他の材料を基材６に使用することもできる。

第１半導体層３１と第２半導体層３２との間には第１のｐｎ接合４１が形成されている。例として、第２の半導体層３２はｎドープされ、第１の半導体層３１および第３の半導体層３３はｐドープされている、または、その逆である。例として、半導体本体２は半導体ディスクとして構成される。半導体ディスクは、たとえばケイ素ウエハである。しかしながら、炭化ケイ素または窒化ガリウム等の他の半導体材料を使用することもできる。

第１のｐｎ接合４１および第２のｐｎ接合４２は、第１のｐｎ接合４１および第２のｐｎ接合４２の横方向における境界を定める側面５の間において、横方向に延在する。側面５は、第１の部分領域５１と、第２の部分領域５２と、第３の部分領域５３とを含む。これらの部分領域は、各領域における、第１のｐｎ接合４１に対する側面５の角度が、互いに異なる。

第１のｐｎ接合４１は、横方向において、第１の部分領域５１によって境界が定められる。そのため、第１の部分領域５１は、横方向において、第１の半導体層３１および第２の半導体層３２の領域の境界を定める。第２の部分領域５２は、第１の部分領域と第１の主面２１との間に延在する。第２の部分領域５２は、第１のｐｎ接合４１から鉛直方向に離間している。

第１の角度α（図２参照）は、５°以上２０°以下であり、例として、たとえば１０°または１４°である。第２の角度βは、０．８°以上５°以下であり、例として、たとえば１°である。

第１の半導体層３１は、第２の半導体層３２よりも高濃度にドープされ、半導体装置の断面は、より高濃度にドープされた層に向かって小さくなる。結果として、第１の部分領域５１は、第２の部分領域５２とともに、第１のｐｎ接合４１に対して負のベベル設計を形成する。

第３の半導体層３３は、第２の半導体層３２よりも高濃度にドープされ、第３の部分領域５３は、第２のｐｎ接合４２に対して正のベベル設計を形成する。第３の部分領域５３と第１のｐｎ接合４１との間の第３角度γは、たとえば、２０°以上６０°以下である。

第１の部分領域５１、第２の部分領域５２および第３の部分領域５３内において、第１のｐｎ接合４１に対する側面５の角度は一定である。断面視において平坦である側面５の部分領域を、機械的アブレーション法を用いて効率的に形成することができる。そのような方法は、研削法等のそれぞれのアブレーション法に特徴的な痕跡５５をもたらす場合がある。痕跡は、図１の側面５の拡大断面に模式的に示されている。

研削は、基材６の側面６０の少なくとも一部が、第３の部分領域５３と、第１のｐｎ接合４１に対する角度が同じになるように、基材６の材料も除去するように行われてもよい。他のアブレーション法、たとえばレーザアブレーション法も使用することができ、結果として特徴的な痕跡５５が生じる。

図２は、半導体装置１の例示される実施形態を示し、半導体本体の構造がより詳細に示されている。図１の説明は、特に明記されない限り、図２にも当てはまる。

第１の主面２１から第２の主面２２に向かって見たときに、半導体本体２は、ｎ^＋層として作用する第４の半導体層３４と、ｐ－層としての第１の半導体層３１と、ｎ^－層としての第２の半導体層３２と、ｐ－層としての第３の半導体層３３と、ｐ^＋層としての第５の半導体層３５とを含む。

第４の半導体層３４と第１の半導体層との間に、さらに他のｐｎ接合が形成されている。しかしながら、このさらに他のｐｎ接合は、横方向において側面５まで延びていない。

上記層構造は、例としてＰＣＴサイリスタに用いてもよい。しかしながら、半導体装置１の用途に応じて、この層構造を広い範囲の中で修正してもよい。

例として、第１の主面２１は半導体本体２のカソード側を表し、第２の主面２２は半導体本堤２のアノード側を表す。

第１の部分領域５１は、第２の部分領域５２によって形成された浅いベベル領域を、深く拡散させたカソード側の第１のｐｎ接合４１を通して延長するために用いられる。

半導体本体２の側面５は、ゴム等の絶縁体７により、さもなければ側面５で露出する第１および第２のｐｎ接合４１、４２を保護するために、囲まれている。

鉛直方向に沿って見たときの、第１の部分領域５１の横方向の大きさｗ１は、第２の部分領域の横方向の大きさｗ２よりも小さい。

たとえば、８．５ｋＶの定格逆方向ブロッキング電圧用に構成されたサイリスタの場合、１．４２ｍｍの厚さ（すなわち鉛直方向の大きさ）を有する半導体本体について、横方向の大きさｗ１は１ｍｍであり、第２の部分領域５２の横方向大きさｗ２は２．１ｍｍである。

図３Ａは、７ｋＶの電圧が逆方向に印加された場合の、図２に関して説明した半導体装置の電界の電気的シミュレーションの結果を示す。このシミュレーションは、第１の角度αが１０°の装置に基づいている。

比較のために、図３Ｂは、第２の部分領域５２と第３の部分領域５３との間に第１の部分領域がない参照構造についてのシミュレーション結果を示す。

図３Ｂは、正のベベルに移行する部分の近くで、すなわち側面５の２つの異なる部分領域間で、電界が上に向くことにより、７ｋＶの電圧で電界のパンチスルーが発生することを示す。

これに対し、図３Ａに示されるシミュレーション結果は、半導体本体２の側面５について説明した構成を使用すると、パンチスルーを回避できるので、高いブロッキング能力が得られることを、立証している。

これはまた、図４において説明されている実験結果によって示されるように、実験的に確認されている。測定のために、第１の部分５１の横方向の大きさについて異なる値ｗ１を有するサンプルが使用され、０ｍｍという値は、２つの異なるベベルのみを有する従来の装置に対応する。いずれの場合も第１の角度αは１４°である。

２５℃で、ＤＣブロッキング電圧は、１ｍｍまたは１．６ｍｍのベベル長および１４°の角度を有するサンプルの場合、ｗ１＝０ｍｍである参照サンプルと比較すると、大幅に増加する。

結果として、提案されている、半導体本体の表面５の設計は、半導体本体の修正された側面により、高いブロッキング電圧特性を有するサイリスタのような半導体装置１を得ることを可能にする。そのため、パンチスルー電圧が装置の最大定格電圧を超えるまでサイリスタのｎベース（第２半導体層）の幅を大きくする必要がない。この解決策には、ｎベースの厚さの増加がサイリスタの性能を低下させることになる、という欠点がある。

本願は、欧州特許出願第２０２１０３７２．７号に基づく優先権を主張し、その開示内容全体を本明細書に引用により援用する。

本明細書で説明される発明は、例示される実施形態を参照しながら与えられる説明によって限定されない。むしろ、本発明は、どの新規の特徴も、特に請求項におけるどの特徴の組み合わせも含むどの特徴の組み合わせも、たとえこの特徴またはこの組み合わせそのものが請求項または例示される実施形態に明示的に示されていなくても、包含する。

参照符号のリスト
１ 半導体装置
２ 半導体本体
２１ 第１の主面
２２ 第２の主面
３１ 第１の半導体層
３２ 第２の半導体層
３３ 第３の半導体層
３４ 第４の半導体層
３５ 第５の半導体層
４１ 第１のｐｎ接合
４２ 第２のｐｎ接合
５ 側面
５１ 第１の部分領域
５２ 第２の部分領域
５３ 第３の部分領域
５５ 痕跡
６ 基材
６０ 基材の側面
７ 絶縁体
α 第１の角度
β 第２の角度
γ 第３の角度
ｗ１ 第１の部分領域の横方向の大きさ
ｗ２ 第２の部分領域の横方向の大きさ

Claims (9)

1. 半導体本体（２）を有する半導体装置（１）であって、前記半導体本体（２）は、第１の主面（２１）と、前記第１の主面（２１）の反対側の第２の主面（２２）との間で、鉛直方向に延在し、
   前記半導体本体（２）は、第１の導電型の第１の半導体層（３１）と、前記第１の導電型と異なる第２の導電型の第２の半導体層（３２）とを含むことにより、第１のｐｎ接合（４１）を形成し、
   前記第１の半導体層（３１）は前記第２の半導体層（３２）よりも高濃度にドープされ、
   前記第１の主面（２１）と前記第２の主面（２２）との間に延在する前記半導体本体（２）の側面（５）が、横方向において前記半導体本体（２）の境界を定めており、
   前記半導体本体（２）の前記側面（５）は、第１の部分領域（５１）と、第２の部分領域（５２）とを含み、
   前記第１の部分領域（５１）および前記第２の部分領域（５２）は、前記第１の半導体層（３１）の領域の境界を定めており、
   前記第１の部分領域（５１）は、前記横方向において前記第１のｐｎ接合（４１）の境界を定めており、
   前記第２の部分領域（５２）は、前記第１のｐｎ接合（４１）から前記鉛直方向に離間しており、
   前記第１の部分領域（５１）は、前記第１のｐｎ接合（４１）に対して第１の角度（α）で配置され、前記第２の部分領域（５２）は、前記第１のｐｎ接合（４１）に対して第２の角度（β）で配置され、前記第１の角度（α）は前記第２の角度（β）よりも大きく、
   前記側面（５）は第３の部分領域（５３）を含み、前記第１の部分領域（５１）は前記第２の部分領域（５２）と前記第３の部分領域（５３）との間に配置され、前記第３の部分領域（５３）は前記第１の部分領域（５１）に直接隣接し、
   前記半導体本体（２）は第２のｐｎ接合（４２）をさらに含み、前記第３の部分領域（５３）は、前記横方向において前記第２のｐｎ接合（４２）の境界を定めており、
   前記第３の部分領域（５３）は、前記第１のｐｎ接合（４１）に対して第３の角度（γ）で配置され、前記第３の角度（γ）は前記第１の角度（α）よりも大きく、前記第３の角度（γ）は２０°以上６０°以下であり、
   前記第１の角度（α）は前記第１の部分領域（５１）内で一定であり、前記第２の角度（β）は前記第２の部分領域（５２）内で一定であり、前記第３の角度（γ）は前記第３の部分領域（５３）内で一定である、半導体装置（１）。
2. 前記第１の角度（α）は５°以上２０°以下である、請求項１に記載の半導体装置（１）。
3. 前記第２の角度（β）は０．８°以上５°以下である、請求項１または請求項２に記載の半導体装置。
4. 前記鉛直方向に沿って見たときに、前記第１の部分領域（５１）の前記横方向の大きさ（ｗ１）は、前記第２の部分領域（５２）の前記横方向の大きさ（ｗ２）よりも小さい、請求項１から３のいずれか１項に記載の半導体装置（１）。
5. 前記第１の部分領域（５１）および前記第２の部分領域（５２）は、機械的アブレーション法の痕跡（５５）を示す、請求項１から４のいずれか１項に記載の半導体装置（１）。
6. 前記第１の部分領域（５１）および前記第２の部分領域（５２）は、レーザアブレーション法の痕跡（５５）を示す、請求項１～４のいずれか１項に記載の半導体装置（１）。
7. 前記第２のｐｎ接合（４２）は、前記第２の半導体層（３２）と、前記第１の導電型の第３の半導体層（３３）との間に形成される、請求項１～６のいずれか１項に記載の半導体装置（１）。
8. 前記半導体装置（１）はサイリスタである、請求項１から７のいずれか１項に記載の半導体装置（１）。
9. 前記サイリスタは正負ベベル設計を有し、前記負ベベルは前記第１および第２の部分領域を含む、請求項８に記載の半導体装置（１）。

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