JP6745458B2 - 半導体素子 - Google Patents

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Description

本開示は、半導体素子およびその製造方法に関する。特に、炭化珪素を含む半導体素子及びその製造方法に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子及び整流素子などのパワー素子に応用されている。ＳｉＣを用いたパワー素子は、Ｓｉを用いたパワー素子に比べて、例えば、電力損失を低減することができるという利点を有する。
ＳｉＣを用いた代表的な半導体素子は、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）及びショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ジャンクションバリアショットキーダイオード（Ｊｕｃｔｉｏｎ−Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ：ＪＢＳ）はＳＢＤの一種である。
ＪＢＳは、第１導電型の半導体層と、第１導電型の半導体層と接して配置された複数の第２導電型領域と、第１導電型の半導体層とショットキー接合を構成するショットキー電極とを備えている。ＪＢＳは、複数の第２導電型領域を有するので、逆バイアスが印加されたときのリーク電流をＳＢＤよりも低減できる（例えば、特許文献１参照）。
特開２０１４−６０２７６号公報
ＪＢＳなどのショットキーバリアダイオードを備えた半導体素子のさらなる高耐圧化が求められている。
本開示の一態様は、高耐圧化を実現可能な半導体素子およびその製造方法を提供する。
本開示の一態様に係る半導体素子は、主面及び裏面を有する第１導電型の半導体基板と、前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型のガードリング領域と、前記炭化珪素半導体層内に配置された第２導電型のフローティング領域と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極とを備え、前記ガードリング領域は、前記主面の法線方向から見て前記炭化珪素半導体層表面の一部を囲むように配置されており、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、前記フローティング領域は、前記主面の法線方向から見て前記ガードリング領域を囲み、かつ前記ガードリング領域と接触しておらず、前記ガードリング領域および前記フローティング領域の各々は、前記炭化珪素半導体層の表面に接する第２導電型の高濃度領域と、前記高濃度領域より下方に位置する第２導電型の低濃度領域とを含み、前記高濃度領域の不純物濃度は、前記低濃度領域の不純物濃度よりも高い。
本開示の一態様によると、半導体素子の高耐圧化を実現できる。
第１の実施形態に係る半導体素子１０００の概略を示す断面図 半導体素子１０００の炭化珪素半導体層の概略を示す平面図 終端領域におけるｐ型注入領域の厚さ方向における注入プロファイルを例示する図 ｐ型注入領域の不純物濃度のプロファイルと耐圧との関係を示す累積度数分布 第１の実施形態に係る半導体素子１０００の製造工程の概略を示す断面図 第１の実施形態に係る半導体素子１０００の製造工程の概略を示す断面図 第１の実施形態に係る半導体素子１０００の製造工程の概略を示す断面図 第１の実施形態に係る半導体素子１０００の製造工程の概略を示す断面図 第１の実施形態に係る半導体素子１０００の製造工程の概略を示す断面図 第１の実施形態に係る半導体素子１０００の製造工程の概略を示す断面図 第１の実施形態に係る半導体素子１０００の製造工程の概略を示す断面図 第１の実施形態に係る半導体素子１０００の製造工程の概略を示す断面図 第１の実施形態に係る半導体素子１０００の製造工程の概略を示す断面図 変形例１の半導体素子２０００の概略を示す断面図 半導体素子２０００の炭化珪素半導体層の概略を示す平面図 変形例２の半導体素子３０００の概略を示す断面図 半導体素子３０００の炭化珪素半導体層の概略を示す平面図
本開示の一態様の概要は以下のとおりである。
本開示の一態様に係る半導体素子は、主面及び裏面を有する第１導電型の半導体基板と、前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型のガードリング領域と、前記炭化珪素半導体層内に配置された第２導電型のフローティング領域と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極とを備え、前記ガードリング領域は、前記主面の法線方向から見て前記炭化珪素半導体層表面の一部を囲むように配置されており、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、前記フローティング領域は、前記主面の法線方向から見て前記ガードリング領域を囲み、かつ前記ガードリング領域と接触しておらず、前記ガードリング領域および前記フローティング領域の各々は、前記炭化珪素半導体層の表面に接する第２導電型の高濃度領域と、前記高濃度領域より下方に位置する第２導電型の低濃度領域とを含み、前記高濃度領域の不純物濃度は、前記低濃度領域の不純物濃度よりも高い。これにより、終端領域における電界集中が緩和され、より高耐圧な半導体素子が実現できる。
本開示の一態様に係る半導体素子において、前記主面の法線方向から見て、前記高濃度領域と前記低濃度領域とは同一の輪郭を有していてもよい。
本開示の一態様に係る半導体素子において、前記低濃度領域の深さ方向の前記不純物濃度のプロファイルは、例えば、上に凸である形状を含んでもよい。これにより、第１導電型の炭化珪素半導体層と第２導電型の低濃度領域との間に形成されるｐｎ接合における結晶欠陥を比較的小さくすることができ、ｐｎ接合からのリーク電流を低減できる。
本開示の一態様に係る半導体素子において、前記高濃度領域の前記不純物濃度は１×１０19ｃｍ-3以上であり、前記低濃度領域の前記不純物濃度は、１×１０19ｃｍ-3未満であってもよい。また、前記高濃度領域の前記不純物濃度は、１×１０20ｃｍ-3以上であり、前記低濃度領域の前記不純物濃度は、１×１０20ｃｍ-3未満であってもよい。これにより、終端領域における電界集中がさらに緩和され、より高耐圧な半導体素子が実現できる。
本開示の一態様に係る半導体素子において、前記ガードリング領域と接する金属材料は前記第１電極のみであってもよい。これにより、他の金属材料を準備する必要がなく、プロセスの簡略化をはかることができる。
本開示の一態様に係る半導体素子において、前記ガードリング領域は、前記第１電極とはオーミック接合を形成しなくてもよい。これにより、第１電極と終端領域との接触抵抗を大きくすることができ、終端領域と第１導電型の炭化珪素半導体層から形成されるｐｎ接合からのリーク電流を低減することができる。
本開示の一態様に係る半導体素子において、前記第１電極は、例えば、Ｔｉ、Ｎｉ及びＭｏからなる群から選択される金属を含んでいてもよい。これにより、第１電極と第１導電型の炭化珪素半導体層との間で容易にショットキー接合を形成することができる。
本開示の一態様に係る半導体素子は、前記主面の法線方向から見て、前記ガードリング領域に囲まれた前記炭化珪素半導体層内に配置された複数の第２導電型のバリア領域をさらに備え、前記複数の第２導電型のバリア領域の、前記炭化珪素半導体層表面からの深さ方向の前記不純物濃度のプロファイルは、前記ガードリング領域の前記不純物濃度のプロファイルと等しくてもよい。これにより、耐圧を維持したままでＪＢＳ構造を形成することができ、半導体素子のリーク電流を低減できる。また、第２導電型のバリア領域の第２導電型不純物濃度プロファイルと、終端領域の第２導電型不純物濃度プロファイルとを略等しくすることにより、バリア領域と終端領域とを同時に形成することができ、プロセスの簡略化をはかることができる。
本開示の一態様に係る半導体素子において、前記主面の法線方向から見て、前記複数の第２導電型のバリア領域のそれぞれは、第１の方向に延びる形状を有し、前記複数の第２導電型のバリア領域は、前記第１の方向に直交する第２の方向に第１間隔Ｓ１を空けて配列されており、前記複数の第２導電型のバリア領域のそれぞれにおける前記第１の方向の両端は、前記ガードリング領域と接続されていてもよい。これにより、ＪＢＳ構造においてさらなるリーク電流低減が実現できる。
本開示の一態様に係る半導体素子において、前記主面の法線方向から見て、前記複数の第２導電型のバリア領域のうち前記ガードリング領域に最も近いバリア領域と、前記ガードリング領域との間隔である第２間隔の、前記第２の方向における最大幅Ｓ２は、前記第１間隔Ｓ１以下であってもよい。Ｓ１≧Ｓ２を満たすことにより、電界が集中しやすい終端領域からのリーク電流を抑制できる。
本開示の一態様に係る半導体素子において、前記主面の法線方向から見て、前記第２の方向における、前記ガードリング領域と前記フローティング領域との間隔である第３間隔Ｓ３は、前記最大値Ｓ２以下であってもよい。Ｓ２≧Ｓ３を満たすことにより、終端領域およびバリア領域形成時の製造プロセス不良があった場合、より微細な終端領域側で製造プロセス不良が発生しやすくなる。したがって、半導体素子形成後の電気特性の初期評価にて耐圧不良を発生させることで、素子不良を容易に分類できる。なお、「終端領域側で発生する不良」とは、ガードリング領域、またはフローティング領域であるＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）領域の不良のことを指す。
終端領域側で不良があると初期評価で容易に判別できる理由は以下の通りである。一般に、半導体素子の作製後、まず電気特性の初期評価が行われる。初期評価では、例えば逆方向電圧を印加することにより、耐圧不良の有無を判別する。例えば、ＦＬＲ領域を２０本形成して１７００Ｖの耐圧が得られるように設計されている半導体素子において、もし何れかのＦＬＲ領域が設計どおりできておらず、例えばＦＬＲ領域が途切れているなどの不良を有している場合、その部分に電界が集中するので、逆方向電圧を印加した状態で所望の耐圧が得られない。このため、初期評価において、容易に「初期不良有り」と判別できる。
本開示の一態様に係る半導体素子は、例えば、前記ガードリング領域の少なくとも一部を覆う絶縁膜と、前記第１電極の上面に配置された上部電極とをさらに備え、前記上部電極は前記第１電極の上面および端面を覆い、前記上部電極の端面は前記絶縁膜上にあってもよい。これにより、上部電極の形成工程、特にエッチング工程において、第１電極の影響を受けずに上部電極を所望の形状に加工することができる。
本開示の一態様の半導体素子の製造方法は、主面を有する第１導電型の半導体基板を準備する工程と、前記主面上に第１導電型の炭化珪素半導体層を形成する工程と、前記炭化珪素半導体層内に第２導電型のガードリング領域およびフローティング領域を形成する工程と、前記炭化珪素半導体層内に複数の第２導電型のバリア領域を形成する工程と、前記半導体基板とオーミック接合を形成する第２電極を形成する工程と、前記炭化珪素半導体層に、前記炭化珪素半導体層とショットキー接合を形成する第１電極を形成する工程とを含み、前記主面の法線方向から見て、前記ガードリング領域は前記炭化珪素半導体層の表面の一部を囲み、前記フローティング領域は前記ガードリング領域を囲んでおり、前記複数の第２導電型のバリア領域は、前記ガードリング領域に囲まれた前記炭化珪素半導体層表面に配置されており、前記第１電極は、前記炭化珪素半導体層と接する面の縁部において、前記ガードリング領域と接し、前記ガードリング領域、前記フローティング領域、および前記複数の第２導電型のバリア領域の各々は、前記炭化珪素半導体層表面に接する第２導電型の高濃度領域と、前記高濃度領域の不純物濃度よりも低い濃度で第２導電型の不純物を含み、前記高濃度領域より下方に位置する第２導電型の低濃度領域とを含んでいる。これにより、高濃度領域と低濃度領域とを同一プロセスで形成することができ、製造プロセスの簡略化をはかることができる。
前記ガードリング領域、前記フローティング領域、および前記複数の第２導電型のバリア領域は同時に形成されてもよい。これにより、製造プロセスを追加することなくＪＢＳ構造の半導体素子を実現できる。
前記ガードリング領域および前記フローティング領域は、例えば、少なくとも第１の加速エネルギーおよび第２の加速エネルギーを用いた不純物イオンの注入により形成され、前記第１の加速エネルギーは前記第２の加速エネルギーよりも大きく、前記低濃度領域は、例えば、前記第１の加速エネルギーにより注入された不純物の深さ方向における濃度プロファイルがピークとなる深さを含む領域に配置されてもよい。これにより、高濃度領域と低濃度領域とを、不純物注入プロセスにおける加速エネルギーと注入ドーズ量とを制御することにより容易に形成することができる。
（第１の実施形態）
以下、図面を参照しながら、本開示の第１の実施形態について説明する。本実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について示すが、これに限定されない。本開示の実施形態において、第１導電型がｐ型、第２導電型がｎ型であってもよい。
（半導体素子の構造）
図１から図１３を参照して、第１の実施形態に係る半導体素子１０００を説明する。
図１は、本実施形態に係る半導体素子１０００の概略を示す断面図である。
半導体素子１０００は、第１導電型の半導体基板１０１と、半導体基板１０１の主面２０１上に配置された第１導電型の炭化珪素半導体層であるドリフト層１０２とを備えている。図１では、ドリフト層１０２と半導体基板１０１との間にバッファ層１０３を備えているが、バッファ層１０３を省略してもかまわない。ドリフト層１０２内には、第２導電型の終端領域１５１が配置されている。
ドリフト層１０２上には、第１電極１５９が配置されている。第１電極１５９は、ドリフト層１０２とショットキー接合を形成している。第１電極１５９は、炭化珪素半導体層であるドリフト層１０２と接する面の縁部において、終端領域１５１と接している。終端領域１５１と接する金属材料は第１電極１５９のみであってもよい。終端領域１５１は、第１電極１５９とは非オーミック接合を有していてもよい。
半導体基板１０１の主面２０１と対向する面である裏面上には、第２電極１１０が配置されている。第２電極１１０は、半導体基板１０１とオーミック接合を形成している。第２電極１１０の下面、すなわち半導体基板１０１と反対側の面には裏面電極１１３が配置されている。
図１に示すように、終端領域１５１は、第１電極１５９の一部と接する第２導電型のガードリング領域１５３、および、ガードリング領域１５３を囲むように配置された第２導電型のフローティング領域であるＦＬＲ領域１５４とを含んでいてもよい。ＦＬＲ領域１５４は、ガードリング領域１５３と接触しないように配置されている。なお、終端領域１５１は、ドリフト層１０２の表面の一部を囲むように配置された少なくとも１つの領域を有していればよく、例示する構成に限定されない。
半導体基板１０１の主面２０１の法線方向から見て、ドリフト層１０２における終端領域１５１の内側に位置する領域には、複数の第２導電型のバリア領域１５２が配置されていてもよい。バリア領域１５２を形成することにより、第１電極１５９およびドリフト層１０２にて形成されるショットキー接合に対して逆バイアスが印加された場合のショットキー漏れ電流を低減できる。
終端領域１５１、ここではガードリング領域１５３およびＦＬＲ領域１５４は、第２導電型の高濃度領域１２１および第２導電型の低濃度領域１２２を有している。バリア領域１５２も、終端領域１５１と同様に、第２導電型の高濃度領域１２１および第２導電型の低濃度領域１２２を有していてもよい。高濃度領域１２１は、炭化珪素半導体層の表面（ここではドリフト層１０２の表面）２０２に接するように配置されている。低濃度領域１２２は、高濃度領域１２１の不純物濃度よりも低い濃度で第２導電型の不純物を含み、かつ、高濃度領域１２１より下方に位置している。また、半導体基板１０１の主面２０１の法線方向から見て、高濃度領域１２１と低濃度領域１２２とは同一の輪郭を有していてもよい。
図示する例では、ドリフト層１０２上には絶縁膜１１１が配置されている。絶縁膜１１１は、ＦＬＲ領域１５４を覆い、かつ、ガードリング領域１５３の一部を覆っていてもよい。また、第１電極１５９の上には、第１電極１５９の上面および端面を覆うように上部電極１１２が配置されていてもよい。上部電極１１２の端面は絶縁膜１１１上に位置していてもよい。絶縁膜１１１の一部の上、および、上部電極１１２の一部の上には、パッシベーション膜１１４が配置されている。パッシベーション膜１１４は、上部電極１１２の上面の一部および端面を覆っていてもよい。
図２は、半導体素子１０００におけるドリフト層１０２の上面を例示する図であり、ドリフト層１０２を半導体基板１０１の主面２０１の法線方向から見た平面図である。図２では、説明を簡単にするために、ドリフト層１０２の表面２０２上に配置された電極などの構成要素を除去している。図１は、図２に示す１−１線に沿った断面に対応する。
図２に示す例では、各バリア領域１５２は、幅Ｗで一方向（以下、「第１の方向」）に延びるストライプ形状を有している。これらのバリア領域１５２は、第１の方向に直交する第２の方向に間隔Ｓ１を空けて、互いに平行になるように配置されている。このような配置により、各バリア領域１５２とドリフト層１０２との界面から延びる空乏層が、隣接するバリア領域１５２とドリフト層１０２との界面から延びる空乏層と均一につながるので、リーク電流をさらに抑制できる。
半導体基板１０１の主面２０１の法線方向から見て、複数のバリア領域１５２のうち終端領域１５１に最も近いバリア領域１５２と、終端領域１５１との間隔の最大幅を距離Ｓ２とする。この例では、ガードリング領域１５３に最近接しているバリア領域１５２とガードリング領域１５３との間隔の最大幅が距離Ｓ２となる。「最大幅」は、上記間隔の第２の方向における最大距離を指す。また、ＦＬＲ領域１５４の最も内側とガードリング領域１５３との間隔をＳ３とする。本実施形態では、隣接するバリア領域１５２間の間隔Ｓ１は距離Ｓ２以上であってもよい。あるいは、間隔Ｓ１は距離Ｓ２よりも大きくてもよい。さらに、距離Ｓ２は、ガードリング領域１５３とＦＬＲ領域１５４との間隔Ｓ３以上であってもよい。あるいは、距離Ｓ２は間隔Ｓ３よりも大きくてもよい。
さらに、バリア領域１５２の第１の方向における端部は終端領域１５１と接していてもよい。この例では、バリア領域１５２の両端がガードリング領域１５３と接している。
（半導体素子１０００の動作）
金属と半導体からなるショットキー接合、及び半導体のｐｎ接合に対して逆バイアスを印加すると、接合界面において空乏層が延びる。接合界面での電界強度がある値に到達すると、空乏層にアバランシェ電流が流れ、それ以上逆バイアスを印加できなくなる。本願ではこのアバランシェ電流が流れる電圧を単に「耐圧」と称する。
以下、第１導電型をｎ型、第２導電型をｐ型として、半導体素子１０００の動作を説明する。半導体素子１０００はＪＢＳ構造を有している。半導体素子１０００では、第２電極１１０に対して第１電極１５９に負の電圧を印加することによって、第１電極１５９とｎ型のドリフト層１０２との間に発生する空乏層がｎ型の半導体基板１０１側に延びる。また、ｐ型のバリア領域１５２とｎ型のドリフト層１０２との間にはｐｎ接合が形成されているため、このｐｎ接合から主にドリフト層１０２側に空乏層が延びる。隣接するバリア領域１５２のｐｎ接合からの空乏層が、隣接するバリア領域１５２の間にあるショットキー接合からのリーク電流を遮断することで、半導体素子１０００のリーク電流が抑制される。一方で、耐圧は、ショットキー接合またはｐｎ接合の接合界面における電界強度がある値に到達したところで決定される。終端領域１５１は、ドリフト層１０２表面における電界強度を緩和するために設けられる。
（終端領域１５１の不純物濃度プロファイル）
半導体素子１０００における終端領域１５１およびバリア領域１５２は、例えばイオン注入により同時に形成されてもよい。これにより、プロセスを簡便化でき、製造コストを低減できる。終端領域１５１およびバリア領域１５２は、例えば、ドリフト層１０２に対してＡｌイオンを注入することにより形成される。このとき、異なるエネルギーにてＡｌイオンを複数回注入することで、高濃度領域１２１と低濃度領域１２２とを有する終端領域１５１およびバリア領域１５２を同時に形成できる。なお、以下の説明では、ガードリング領域１５３およびＦＬＲ領域１５４を含む終端領域１５１とバリア領域１５２とを「ｐ型注入領域」と総称する。
図３は、ｐ型注入領域を形成する際のｐ型不純物イオン（ここではＡｌイオン）の深さ方向における注入プロファイルを例示する図である。「深さ方向」は、半導体基板１０１の主面２０１の法線方向を指す。
プロファイルＰ１、Ｐ２は、いずれも、ドリフト層表面近傍に位置する高濃度領域と、高濃度領域よりも深い位置に低濃度領域とを有している。プロファイルＰ３は、ドリフト層表面近傍に高濃度領域を有していない比較例である。
図３に示す例では、ｐ型注入領域は、注入エネルギーの異なる４回のイオン注入工程によって形成されている。図３に示すイオン注入プロファイルは、例えば４回のイオン注入工程によって形成されたプロファイルを足し合わせたものである。ここでは、４回のイオン注入工程のうち、最も高エネルギーのイオン注入工程以外のイオン注入工程での注入ドーズ量を調整することにより、Ｐ１からＰ３までの３種類の注入プロファイルを作成している。
各イオン注入工程における注入エネルギーおよびドーズ量は例えば以下の通りである。
Figure 0006745458
以下、注入された不純物イオンの活性化率が１００％と仮定し、図３に示す注入プロファイルが、ｐ型注入領域における深さ方向における不純物濃度プロファイルに相当するものとして説明する。
注入エネルギーの異なる複数回のイオン注入を利用して、高濃度領域１２１および低濃度領域１２２を含むｐ型注入領域を形成すると、その濃度プロファイルは、縦軸をＬＯＧスケールで表示した図３に示すプロファイルＰ１、Ｐ２のように、高濃度領域１２１および低濃度領域１２２で、それぞれ、上に凸となる形状（以下、「凸部」）を有し得る。濃度プロファイルの凸部は、ピーク、サブピークだけでなく、ショルダーも含む。ショルダーとは、深さが大きくなるにつれて、プロファイルの傾き、すなわち濃度の減少率が低下して緩やかになる部分を指す。例えば、プロファイルＰ１では、高濃度領域１２１にピーク、低濃度領域１２２にショルダーを有している。終端領域１５１は、１×１０18ｃｍ-3以上の濃度を有していてもよい。ここでいうピークおよびショルダー部分での濃度も１×１０18ｃｍ-3以上であってもよい。このような構成により、高濃度領域または低濃度領域のみを有する従来のｐ型注入領域よりも耐圧を高めることができる。具体的には、ｐ型注入領域の底部に低濃度領域１２２を有することにより、ｐ型注入領域の底部の角部にかかる電界を低くできる。また、ｐ型注入領域の上部に高濃度領域１２１を有することにより、ｐ型注入領域の上部でｐ型注入領域の底部における角部よりも不純物濃度が高められるので、ｐ型注入領域の底部の角部にかかる電界が、基板面に平行な方向に緩和される。このため、ｐ型注入領域の底部の角部に生じる電界集中が緩和される結果、ｐ型注入領域とドリフト層とのｐｎ接合による耐圧の劣化を抑制できる。さらに、高濃度領域１２１の側面がドリフト層１０２と直接接することから、終端領域１５１において、高濃度領域１２１とドリフト層１０２との間に形成されるｐｎ接合界面がよりドリフト層１０２側にシフトするため、隣り合うｐ型注入領域の実効的な間隔をより小さくすることが可能となる。このため、終端領域１５１で決定される耐圧を向上させることができ、半導体素子１０００の素子耐圧が終端領域１５１側で律速している場合には、素子耐圧をさらに向上できる。
これに対し、例えば、イオン注入を複数回行わずにｐ型注入領域を形成すると、その注入プロファイルは、所定の深さでのみ凸部となるピークを有し、それよりも深い領域（テール）では１×１０18ｃｍ-3以上の濃度領域においてショルダーなどの凸部を有さないことがある。このような場合には、ｐ型注入領域の不純物濃度を、本実施形態の低濃度領域と同程度に低く設定しても、あるいは高濃度領域と同程度に高く設定しても、上記効果は得られず、耐圧の劣化が生じ得る。
低濃度領域１２２は、高濃度領域１２１を形成する不純物注入エネルギーに比べて、より大きなエネルギーで注入することによって形成されてもよい。これにより、例えば図３に例示するプロファイルＰ２、Ｐ３にみられるように、深さが例えば０．３から０．４μｍの位置に、ドリフト層１０２の表面、すなわち深さ０μｍ近傍に位置するピークとは異なるピークまたはサブピークを有し得る。また、プロファイルＰ１では、同様の位置にピークまたはサブピークは見られないものの、凸部となる緩やかなショルダーが見られる。なお、低濃度領域１２２を形成するためのイオン注入方法は上記方法に限定されない。比較的小さいエネルギーによるイオン注入を複数回行うことによって、所定の深さにショルダーを含むプロファイルを有する低濃度領域１２２を形成することも可能である。
本実施形態におけるｐ型注入領域の濃度プロファイルは図示する例に限定されない。ｐ型注入領域を形成する際のイオン注入条件および注入工程の回数により、濃度プロファイルの形状は変化し得る。イオン注入条件および濃度プロファイルの形状などが異なる場合でも、ｐ型注入領域が高濃度領域１２１および低濃度領域１２２を含んでいれば、上記と同様の効果が得られる。
濃度が所定の濃度を超えない領域を低濃度領域１２２、濃度が所定の濃度以上となる領域を高濃度領域１２１と定義してもよい。所定の濃度は、例えば１×１０19ｃｍ-3であってもよい。このように定義する場合には、プロファイルＰ１における高濃度領域１２１は表面から深さ約０．３μｍ程度まで、プロファイルＰ２における高濃度領域１２１は表面から深さ約０．２μｍ程度までの領域となる。また、プロファイルＰ３には、不純物濃度が１×１０19ｃｍ-3以上となる領域が存在しないため、高濃度領域１２１を含まず、全領域が低濃度領域１２２となる。なお、所定の濃度は１×１０20ｃｍ-3であってもよい。
次いで、ＪＢＳ構造を有する素子において、終端領域の濃度プロファイルと耐圧との関係を検討した結果を説明する。
終端領域の濃度プロファイルが異なる素子Ｄ１、Ｄ２、Ｄ３に対し、耐圧測定を実施したときの累積度数分布を調べた。素子Ｄ１、Ｄ２、Ｄ３は、それぞれ、図３に示すプロファイルＰ１、Ｐ２、Ｐ３と同様の濃度プロファイルを有する終端領域を備えたＪＢＳ構造を有する素子である。素子Ｄ１、Ｄ２、Ｄ３の構成は、図１に示す半導体素子１０００と同様である。耐圧測定の結果を図４に示す。
図４に示す結果から、終端領域に高濃度領域を有していない素子Ｄ３の耐圧は、他の素子Ｄ１、Ｄ２よりも低くなることが確認された。また、高濃度領域１２１の濃度の高い素子Ｄ１は、素子Ｄ２よりも高い耐圧を有することが明らかとなった。図４からｍｅｄｉａｎ値を読み取ると、素子Ｄ１、Ｄ２、Ｄ３における耐圧は、それぞれ、１５１０Ｖ、１４１０Ｖ、１２８０Ｖとなった。これらの素子では、ドリフト層１０２の濃度および厚さほぼ同等であり、濃度プロファイル以外の素子構造も同じである。このため、これらの素子間の耐圧の差はプロファイルＰ１、Ｐ２、Ｐ３の違いによりもたらされたものといえる。この例では、高濃度領域の不純物濃度は、例えば１×１０19ｃｍ-3以上であれば耐圧向上効果が得られることが分かる。また、高濃度領域の不純物濃度が１×１０20ｃｍ-3以上であればより効果的に耐圧を向上できることが分かる。
前述のように、終端領域１５１はドリフト層１０２表面における電界強度を緩和するために存在している。電界強度の緩和は空乏層の延び方により影響を受ける。たとえばＦＬＲ領域１５４の本数を増やすことにより、ドリフト層１０２の表面に平行な方向の空乏層がドリフト層１０２内で延びやすくなることで、終端領域１５１における電界強度が緩和される。ｐｎ接合界面から延びる空乏層は、ｐ型領域およびｎ型領域の両方に形成される。しかし、ｐ型領域の濃度を大きくすることにより、ｐｎ接合界面から延びる空乏層はｐ型領域側に延びにくくなり、ｐｎ接合付近の電界分布が変化する。これによりドリフト層１０２の表面に平行な方向のｎ型ドリフト層１０２に延びる空乏層の延び方が変化して、さらなる電界緩和が実現できる。
なお、炭化珪素に不純物注入にてｐ型領域を形成する場合、ｐ型領域内に結晶欠陥が残存する場合がある。第１電極１５９と接するバリア領域１５２およびガードリング領域１５３内に結晶欠陥があると、バリア領域１５２およびガードリング領域１５３とｎ型ドリフト層１０２との間に形成されるｐｎ接合からのリーク電流の発生が懸念される。この問題は、ドリフト層１０２の表面に垂直な方向を横切るｐｎ接合を、より低濃度なｐ型領域を用いて形成することによって回避できる。したがって、終端領域およびバリア領域となるｐ型領域を高濃度領域１２１および低濃度領域１２２の組み合わせにて形成することにより、高耐圧と低リークとを両立させる半導体素子１０００を実現できる。
以上で述べたように、半導体素子１０００において、終端領域における不純物の濃度プロファイルが異なると、ドリフト層１０２の濃度、厚さが同等であっても耐圧が変化する。従って、濃度プロファイルを制御することによって、高耐圧な半導体素子１０００を実現することが可能になる。あるいは、十分な耐圧を確保しつつ、順方向のオン電圧を低減することが可能になる。例えば１０００Ｖの逆方向電圧に耐える半導体素子１０００を作製することを要求されている場合、ドリフト層１０２の濃度、厚さの面内分布、及びドリフト層ごとのばらつきを考慮して耐圧が例えば１３００Ｖ程度の半導体素子１０００を作製することがある。例えば濃度プロファイルがＰ３である素子Ｄ３で耐圧１３００Ｖを実現したと仮定する。このときのドリフト層１０２の濃度をｎ３、厚さをｄ３とする。このドリフト層１０２と同じ濃度および厚さを用いて、濃度プロファイルがＰ１である素子Ｄ１を作製すると、耐圧は例えば１５００Ｖ程度にまで向上し得る。ここで、ドリフト層１０２の濃度または厚さ、またはその両方を選択しなおし、耐圧が１３００Ｖ前後になるように調整する。耐圧を約２００Ｖほど低下させてもよいことになるので、例えば、ドリフト層１０２の濃度を高く設定する、またはドリフト層１０２の厚さを小さくすることが可能となる。ドリフト層１０２の高濃度化または薄膜化は、いずれもドリフト抵抗を低減させる要因となる。つまり、素子Ｄ３に比べて素子Ｄ１は同じ耐圧であってもドリフト層の高濃度化または薄膜化を実現できるので、順方向の抵抗が小さくなる。したがって、半導体素子１０００のオン電圧低減が実現できる。
（半導体素子の製造方法）
次に、本実施形態に係る半導体素子１０００の製造方法について図５から図１３を用いて説明する。図５から図１３は、本実施形態に係る半導体素子１０００の製造方法の一部を示す断面図である。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板である。
図５に示すように、半導体基板１０１の上に高抵抗でｎ型のドリフト層１０２をエピタキシャル成長により形成する。ドリフト層１０２を形成する前に、半導体基板１０１上に、ｎ型で高不純物濃度のＳｉＣによって構成されるバッファ層１０３を堆積してもよい。バッファ層の不純物濃度は、例えば、１×１０18ｃｍ-3であり、バッファ層の厚さは、例えば、１μｍである。ドリフト層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成され、不純物濃度及び厚さは、例えばそれぞれ１×１０16ｃｍ-3及び１０μｍである。
次に、図６に示すように、ドリフト層１０２の上に、例えばＳｉＯ2からなるマスク１６０を形成した後、例えばＡｌイオンをドリフト層１０２に注入する。これにより、ドリフト層１０２に、イオン注入領域１５１０、１５２０、１５３０および１５４０を形成する。イオン注入領域１５１０、１５２０、１５３０および１５４０は、それぞれ、後に、終端領域１５１、バリア領域１５２、ガードリング領域１５３、およびＦＬＲ領域１５４となる。
イオン注入領域１５１０、１５２０、１５３０および１５４０は、ドリフト層１０２の表面側に高濃度注入領域１２１０、それより深い領域に低濃度注入領域１２２０を有する。高濃度注入領域１２１０および低濃度注入領域１２２０におけるＡｌイオンの濃度プロファイルが、例えば、図３で示したプロファイルＰ１またはＰ２に代表されるようなプロファイルを有するように、イオン注入のエネルギーとドーズ量とを調整してもよい。この注入を同時に実施することにより、終端領域１５１およびバリア領域１５２の、半導体基板１０１の主面に垂直な方向における不純物濃度の濃度プロファイルは同じとなる。また、同一のマスク１６０を用いて、後に高濃度領域１２１および低濃度領域１２２となる高濃度注入領域１２１０および低濃度注入領域１２２０を同時に形成する。これにより、半導体基板１０１の主面に垂直な方向からみて、終端領域１５１およびバリア領域１５２における、高濃度領域１２１および低濃度領域１２２の輪郭は略同一となる。
なお、図示していないが、必要に応じて半導体基板１０１の裏面側に対して、第１導電型の不純物注入を行い、裏面側の第１導電型濃度をさらに高めてもよい。
次に、図７に示すように、マスク１６０を除去後、１５００から１９００℃程度の温度で熱処理することにより、イオン注入領域１５１０、１５２０、１５３０および１５４０から、それぞれ、終端領域１５１、バリア領域１５２、ガードリング領域１５３およびＦＬＲ領域１５４が形成される。なお、熱処理実施前にドリフト層１０２の表面にカーボン膜を堆積し、熱処理後にカーボン膜を除去してもよい。また、その後に、ドリフト層１０２表面に熱酸化膜を形成後、その熱酸化膜をエッチングで除去することにより、ドリフト層１０２表面を清浄化してもよい。図１に示す隣接するバリア領域１５２の幅Ｗは例えば２μｍであり、間隔Ｓ１は例えば４μｍである。ガードリング領域１５３の幅は例えば１５μｍ程度である。図１に示すバリア領域１５２とガードリング領域１５３との距離Ｓ２は、例えば３μｍであり、間隔Ｓ１以下に設定される。ガードリング領域１５３と最も内側のＦＬＲ領域１５４との間隔Ｓ３は例えば１μｍである。
次に、図８に示すように、半導体基板１０１の裏面側に、例えばＮｉを２００ｎｍ程度堆積した後、約１０００℃で熱処理することにより第２電極１１０を形成する。第２電極１１０は半導体基板１０１の裏面とオーミック接合を形成する。
次に、ドリフト層１０２表面に例えばＳｉＯ2からなる絶縁膜１１１を形成する。絶縁
膜１１１の厚さは例えば３００ｎｍである。次にフォトレジストによるマスクを形成して例えばウェットエッチングによりガードリング領域１５３の一部、および、ガードリング領域１５３の内側のドリフト層１０２を露出させる。その後マスクを除去する。このようにして、図９に示すように、開口を有する絶縁膜１１１が得られる。
次に、開口を有する絶縁膜１１１および開口部に露出したドリフト層１０２の全面を覆うように、第１電極用導電膜が堆積される。第１電極用導電膜は例えば、Ｔｉ、Ｎｉ、Ｍｏ等である。第１電極用導電膜の厚さは例えば２００ｎｍである。この後フォトレジストによるマスクを形成して、少なくとも絶縁膜１１１から露出したドリフト層１０２を覆う部分が残るように第１電極用導電膜をパターニングすることにより、第１電極１５９を得る。図１０の例では、第１電極１５９の端部は絶縁膜１１１上にある。第１電極１５９は、暴露されたドリフト層１０２、およびガードリング領域１５３の一部と接している。その後、第１電極１５９を有する半導体基板１０１を１００℃以上７００℃以下の温度で熱処理する。これにより、第１電極１５９は、ドリフト層１０２とショットキー接合を形成する。
次に、第１電極１５９および絶縁膜１１１の上方に上部電極用導電膜を堆積する。上部電極用導電膜は、例えばＡｌを含む４μｍ程度の金属膜である。上部電極用導電膜上にマスクを形成して不要な部分をエッチングすることで絶縁膜１１１の一部を露出させる。上部電極用導電膜をウェットエッチングする際には、第１電極１５９が露出しないように上部電極用導電膜のエッチング条件を調整してもよい。上部電極用導電膜の一部をエッチングした後にマスクを除去することで、図１１に示すような上部電極１１２が形成される。
次に、必要に応じて図１２に示したパッシベーション膜１１４を形成する。まず、露出した絶縁膜１１１および上部電極１１２の上方に、例えばＳｉＮからなるパッシベーション膜１１４を形成する。その後、上部電極１１２の上部に形成されたパッシベーション膜１１４が暴露するような開口を有するマスクを準備し、例えばドライエッチングによりパッシベーション膜の一部をエッチングして上部電極１１２の一部を露出させる。その後、マスクを除去する。これにより、図１２に示すように、上部電極１１２上の一部が開口されたパッシベーション膜１１４が得られる。パッシベーション膜１１４は絶縁体であればよく、例えばＳｉＯ2膜でもよいし、ポリイミドなどの有機膜であってもよい。
次に、図１３に示すように、必要に応じて裏面電極１１３が形成される。裏面電極１１３の形成プロセスは、上記のパッシベーション膜１１４の形成工程の前であってもよいし、上部電極１１２の形成工程の前であってもよい。裏面電極１１３は、例えば、第２電極１１０に接する側から、Ｔｉ、Ｎｉ、Ａｇの順に堆積する。それぞれの厚さは、例えば０．１μｍ、０．３μｍ、０．７μｍである。以上の工程を経て、半導体素子１０００が形成される。
（変形例）
以下、本実施形態の半導体素子の変形例を説明する。
図１４は、変形例１の半導体素子２０００を示す断面図である。図１５は、半導体素子２０００における炭化珪素半導体層の表面を説明するための平面図である。図１４は、図１５に示す１４−１４線に沿った断面に対応する。
変形例１の半導体素子２０００は、バリア領域が設けられていない通常のＳＢＤ構造を有する。半導体素子２０００は、バリア領域を有さない以外は図１に示す半導体素子１０００と同様の構成を有する。半導体素子２０００における終端領域１５１の濃度プロファイルは、例えば図３に示したプロファイルＰ１またはＰ２と同様であってもよい。
半導体素子２０００の終端領域１５１は、高濃度領域１２１および低濃度領域１２２を有しているので、上記と同様の耐圧を向上させる効果が得られる。従って、終端領域１５１が低濃度領域または高濃度領域のみを有する半導体素子よりも高い耐圧を実現できる。
図１６は、変形例２の半導体素子３０００を示す断面図である。図１７は、半導体素子３０００における炭化珪素半導体層の表面を説明するための平面図である。図１６は、図１７に示す１６−１６線に沿った断面に対応する。
変形例２の半導体素子３０００は、複数のバリア領域１５２を有するＪＢＳ構造の半導体素子である。各バリア領域１５２は四角形の平面形状を有している。バリア領域１５２の形状以外は、図１に示す半導体素子１０００と同様の構成を有する。半導体素子３０００における終端領域１５１の濃度プロファイルは、例えば図３に示したプロファイルＰ１またはＰ２と同様であってもよい。
半導体素子３０００の終端領域１５１は、高濃度領域１２１および低濃度領域１２２を有しているので、上記と同様の耐圧を向上させる効果が得られる。従って、終端領域１５１が低濃度領域または高濃度領域のみを有する半導体素子よりも高い耐圧を実現できる。また、半導体素子３０００はバリア領域１５２を有するので、バリア領域を有していない半導体素子２０００よりもリーク電流を低減できる。
本開示の半導体素子の構成および各構成要素の材料は、上記に例示した構成および材料に限定されない。例えば、第１電極１５９の材料は、上記に例示したＴｉ、ＮｉおよびＭｏに限定されない。第１電極１５９は、ドリフト層１０２とショットキー接合するその他の金属、並びにそれらの合金及び化合物からなる群から選択したものを使用してもよい。
また、第１電極１５９の上部であって、上部電極１１２の下部に、例えばＴｉＮを含むバリア膜を形成してもよい。バリア膜の厚さは、例えば５０ｎｍである。
また、本開示の実施形態では、炭化珪素が４Ｈ−ＳｉＣである例について説明したが、炭化珪素は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、１５Ｒ−ＳｉＣなどの他のポリタイプであってもよい。また、本開示の実施形態では、ＳｉＣ基板の主面が（０００１）面からオフカットした面である例について説明したが、ＳｉＣ基板の主面は、（１１−２０）面、（１−１００）面、（０００−１）面、またはこれらのオフカット面であってもよい。また、半導体基板１０１としてＳｉ基板を用いてもよい。Ｓｉ基板上に、３Ｃ−ＳｉＣドリフト層を形成してもよい。この場合、３Ｃ−ＳｉＣに注入された不純物イオンを活性化するためのアニールを、Ｓｉ基板の融点以下の温度で実施してもよい。
本開示は、例えば、民生用、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイスに用いられ得る。
１０００、２０００、３０００ 半導体素子
１０１ 半導体基板
１０２ ドリフト層
１０３ バッファ層
１１０ 第２電極
１１１ 絶縁膜
１１２ 上部電極
１１３ 裏面電極
１１４ パッシベーション膜
１２１ 高濃度領域
１２２ 低濃度領域
１５１ 終端領域
１５２ バリア領域
１５３ ガードリング領域
１５４ ＦＬＲ領域
１５９ 第１電極
１６０ マスク
２０１ 主面
２０２ 表面

Claims (7)

  1. 主面及び裏面を有する第１導電型の半導体基板と、
    前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層内に配置された第２導電型のガードリング領域と、
    前記炭化珪素半導体層内に配置された第２導電型のフローティング領域と、
    前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、
    前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、
    前記主面の法線方向から見て、前記ガードリング領域に囲まれた前記炭化珪素半導体層内に配置された複数の第２導電型のバリア領域と、を備え、
    前記ガードリング領域は、前記主面の法線方向から見て前記炭化珪素半導体層表面の一部を囲むように配置されており、
    前記第１電極は、前記炭化珪素半導体層と接する面を有し、
    前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、
    前記フローティング領域は、前記主面の法線方向から見て前記ガードリング領域を囲み、かつ前記ガードリング領域と接触しておらず、
    前記ガードリング領域、前記フローティング領域および前記複数の第２導電型のバリア領域の各々は、前記炭化珪素半導体層の表面に接する第２導電型の高濃度領域と、前記高濃度領域より下方に位置する第２導電型の低濃度領域とを含み、
    前記高濃度領域の不純物濃度は、前記低濃度領域の不純物濃度よりも高く、
    前記主面の法線方向から見て、前記高濃度領域と前記低濃度領域とは同一の輪郭を有しており、
    前記高濃度領域の前記不純物濃度は、１×１０２０ｃｍ−３以上であり、前記低濃度領域の前記不純物濃度は、１×１０２０ｃｍ−３未満であり、
    前記主面の法線方向から見て、前記複数の第２導電型のバリア領域のそれぞれは、第１の方向に延びる形状を有し、
    前記複数の第２導電型のバリア領域は、前記第１の方向に直交する第２の方向に第１間隔を空けて配列されており、
    前記複数の第２導電型のバリア領域のそれぞれにおける前記第１の方向の両端は、前記ガードリング領域と接続されており、
    前記主面の法線方向から見て、前記複数の第２導電型のバリア領域のうち前記ガードリング領域に最も近いバリア領域と、前記ガードリング領域との間隔である第２間隔の、前記第２の方向における最大幅は、前記第１間隔より小さい、半導体素子。
  2. 前記低濃度領域の深さ方向の前記不純物濃度のプロファイルは、上に凸である形状を含む、請求項１に記載の半導体素子。
  3. 前記ガードリング領域と接する金属材料は前記第１電極のみである、請求項１または２に記載の半導体素子。
  4. 前記ガードリング領域は、前記第１電極とはオーミック接合を形成しない、請求項１から３のいずれかに記載の半導体素子。
  5. 前記第１電極はＴｉ、Ｎｉ及びＭｏからなる群から選択される金属を含む、請求項１から４のいずれかに記載の半導体素子。
  6. 前記主面の法線方向から見て、前記第２の方向における、前記ガードリング領域と前記フローティング領域との間隔である第３間隔は、前記最大幅より小さい、請求項１から５のいずれかに記載の半導体素子。
  7. 前記ガードリング領域の少なくとも一部を覆う絶縁膜と、
    前記第１電極の上面に配置された上部電極と
    をさらに備え、
    前記上部電極は前記第１電極の上面および端面を覆い、
    前記上部電極の端面は前記絶縁膜上にある、請求項１から６のいずれかに記載の半導体素子。
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