WO2024127564A1 - 半導体装置 - Google Patents

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WO2024127564A1
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倫則 保立
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サンケン電気株式会社
サンケン エレクトリック コリア株式会社
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device having a structure for suppressing fluctuations in breakdown voltage caused by external factors and improving stability.
  • the termination structure may be a junction termination extension (JTE) or field limiting ring (FLR) structure.
  • JTE junction termination extension
  • FLR field limiting ring
  • the semiconductor device becomes more susceptible to the effects of external ions.
  • the shape of the depletion layer may become distorted due to the effects of ions entering from the outside, leading to fluctuations and instability in the breakdown voltage.
  • the present invention aims to provide a semiconductor device that can suppress fluctuations in breakdown voltage due to external factors and stabilize characteristics.
  • a semiconductor device includes a first semiconductor region of a first conductivity type having an active region and an inactive region, a second semiconductor region of a second conductivity type provided in the first semiconductor region in the active region, a third semiconductor region of the second conductivity type provided in the first semiconductor region in the inactive region, and a fourth semiconductor region of the second conductivity type sandwiched between the third semiconductor regions and provided in the first semiconductor region.
  • the active region has a first width of the second semiconductor regions adjacent to each other and spaced apart.
  • the inactive region has a second width of the fourth semiconductor region sandwiched between the third semiconductor regions.
  • the present invention provides a semiconductor device in which fluctuations in breakdown voltage due to external factors are suppressed.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment.
  • 1 is a top view of a semiconductor device according to an embodiment
  • FIG. 11 is a cross-sectional view of a comparative example of the semiconductor device according to the embodiment.
  • FIG. 2 is a top view of a comparative example of the semiconductor device according to the embodiment.
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a modified example of the embodiment.
  • FIG. 13 is a top view of a semiconductor device according to a modified example of the embodiment.
  • Fig. 1 is a cross-sectional view taken along line A-A in Fig. 2.
  • Fig. 2 is a schematic top view of the semiconductor device 1 according to the embodiment.
  • an XYZ coordinate system which is an example of a Cartesian coordinate system, is used. That is, a plane parallel to the surface of a substrate constituting the semiconductor device 1 is defined as the XY plane, and a direction perpendicular to the XY plane is defined as the Z direction.
  • the X-axis and Y-axis are defined as two perpendicular directions in the XY plane.
  • the semiconductor device 1 includes a first semiconductor region 21 of a first conductivity type, a second semiconductor region 22 of a second conductivity type, a third semiconductor region 25 of a second conductivity type, and a fourth semiconductor region 26 of a second conductivity type.
  • the semiconductor device 1 may further include a fifth semiconductor region 23 of a first conductivity type, a sixth semiconductor region 24 of a first conductivity type, a groove 30, and an interlayer insulating film 60.
  • the first semiconductor region 21 is also referred to as the drift region 21, the second semiconductor region 22 as the deep region 22, the third semiconductor region 25 as the guard ring region 25, the fourth semiconductor region 26 as the gap region 26, the fifth semiconductor region 23 as the source region 23, and the sixth semiconductor region 24 as the drain region 24.
  • the first conductivity type and the second conductivity type are opposite conductivity types. That is, if the first conductivity type is n-type, the second conductivity type is p-type. If the first conductivity type is p-type, the second conductivity type is n-type.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the semiconductor device 1 includes a semiconductor substrate 10.
  • the material of the semiconductor substrate 10 include silicon (Si), silicon carbide (SiC), nitride semiconductors, and oxide semiconductors.
  • the nitride semiconductor include gallium nitride (GaN), aluminum nitride (AlN), boron nitride (BN), indium nitride (InN), and alloy semiconductors thereof.
  • the oxide semiconductor include gallium oxide (Ga 2 O 3 ), zinc oxide (ZnO), magnesium oxide (MgO), and alloy semiconductors thereof.
  • SiC, GaN, and Ga 2 O 3 are capable of high-voltage operation, and therefore the structure in which the gap region 26 is provided in the guard ring region 25 according to the present embodiment can be effectively applied.
  • the semiconductor substrate 10 has one main surface 10a and the other main surface 10b.
  • the semiconductor substrate 10 includes a drift region 21, a deep region 22, a source region 23, a drain region 24, a guard ring region 25, and a gap region 26.
  • the drift region 21 has an active region 110 and an inactive region 120. In other words, the drift region 21 is disposed continuously and commonly in the active region 110 and the inactive region 120.
  • the active region 110 is, for example, a region in which a semiconductor element is arranged.
  • FIG. 1 illustrates an example in which a trench-type MOS (metal-oxide semiconductor) having a groove is arranged.
  • the active region 110 has a first width WDP between adjacent deep regions 22 that are spaced apart.
  • the semiconductor element is not limited to a trench-type MOS.
  • the active region 110 is also referred to as an active cell region 110.
  • the inactive region 120 is, for example, a region having a voltage-resistant structure.
  • the inactive region 120 has a second width WGAP of the gap region 26 sandwiched between the guard ring regions 25.
  • the inactive region 120 is also referred to as the junction termination region 120.
  • the deep region 22 is provided in the drift region 21 in the active cell region 110. Note that in the active cell region 110, the position where avalanche breakdown occurs near the deep region 22 is also referred to as the first occurrence position PA1.
  • the groove 30 is provided in the drift region 21 in the active cell region 110.
  • the groove 30 has a first insulating film 40 and a conductor 50 therein.
  • the first insulating film 40 may be a gate insulating film.
  • the conductor 50 may be a gate electrode.
  • the source region 23 is provided in the deep region 22 in the active cell region 110.
  • the drain region 24 is provided in the drift region 21 on the other main surface 10b side.
  • the drain region 24 is also continuously arranged in common in the active cell region 110 and the junction termination region 120.
  • the guard ring region 25 is provided in the drift region 21 in the junction termination region 120.
  • the impurity concentration of the guard ring region 25 is, for example, about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 in the case of a SiC substrate.
  • the junction depth X j 1 of the guard ring region 25 is, for example, about 0.5 ⁇ m to 3 ⁇ m.
  • the position in the junction termination region 120 where avalanche breakdown occurs near the guard ring region 25 is also referred to as a second occurrence position PB1.
  • the gap region 26 is sandwiched between the guard ring regions 25 in the junction termination region 120 and provided in the drift region 21.
  • the impurity concentration of the gap region 26 is, for example, about 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 in the case of a SiC substrate. That is, the impurity concentration of the gap region 26 is higher than the impurity concentration of the guard ring region 25.
  • the impurity concentration of the gap region 26 is such that the gap region 26 is not depleted.
  • the junction depth X j 2 of the gap region 26 is, for example, about 0.1 ⁇ m to 2 ⁇ m.
  • the junction depth X j 2 of the gap region 26 is shallower than the junction depth X j 1 of the guard ring region 25.
  • the position where an avalanche breakdown occurs in the junction termination region 120 near the guard ring region 25 that contacts the gap region 26 is also referred to as a third occurrence position PC1.
  • the second width WGAP shown in FIG. 1 and FIG. 2 is wider than the first width WDP when viewed from above.
  • the upper limit of the second width WGAP is determined, for example, by a width that does not allow the depletion layer extending between the second width WGAP of the gap region 26 to punch through.
  • the value of the second width WGAP/the first width WDP is defined by the following formula (1). 1 ⁇ (second width W GAP / first width W DP ) ⁇ (second width W GAP / first width W DP at which the depletion layer extending to the second width W GAP does not punch through) (1) Furthermore, the upper limit of (second width W GAP / first width WDP) may be, for example, equal to or less than 2.
  • the width of the depletion layer that spreads between the second widths W GAP and does not punch through is determined by the breakdown voltage and the impurity concentration of each region of the pn junction.
  • the breakdown voltage is also referred to as the breakdown voltage.
  • the location at which avalanche breakdown occurs is at least one of the first occurrence location PA1, the second occurrence location PB1, and the third occurrence location PC1.
  • the breakdown voltage of the semiconductor device 1 is designed so that an avalanche breakdown occurs at the third occurrence position PC1.
  • the breakdown voltage is determined by the avalanche breakdown that occurs near the guard ring region that contacts the gap region.
  • the withstand voltage at which an avalanche breakdown occurs at the third occurrence position PC1 is lower than, for example, the withstand voltage at which an avalanche breakdown occurs at the first occurrence position PA1.
  • the withstand voltage due to the avalanche breakdown that occurs near the guard ring region 25 that contacts the gap region 26 is lower than the withstand voltage due to the avalanche breakdown that occurs near the deep region 22.
  • the withstand voltage at which an avalanche breakdown occurs at the third occurrence position PC1 is lower than, for example, the withstand voltage at which an avalanche breakdown occurs at the second occurrence position PB1.
  • the withstand voltage due to the avalanche breakdown that occurs near the guard ring region 25 that contacts the gap region 26 is lower than the withstand voltage due to the avalanche breakdown that occurs near the end of the guard ring region 25.
  • the breakdown voltage at which avalanche breakdown occurs at the first occurrence position PA1 and the second occurrence position may be the same (PC1 breakdown voltage ⁇ PB1 breakdown voltage ⁇ PA1 breakdown voltage).
  • the breakdown voltage relationship of the semiconductor device 1 may be PC1 breakdown voltage ⁇ PA1 breakdown voltage ⁇ PB1 breakdown voltage.
  • the breakdown voltage of the semiconductor device 1 is determined by the third occurrence position PC1, the breakdown voltage characteristics are stabilized even if the occurrence of avalanche breakdown at the second occurrence position PB1, which is the terminal portion, fluctuates due to external factors.
  • the comparative example is a cross-sectional view shown in FIG. 3.
  • the comparative example does not have a gap region 26, unlike the semiconductor device according to the embodiment.
  • FIG. 4 is a top view of the comparative example. As shown in FIG. 4, the comparative example has a guard ring region uniformly provided in the junction termination region 120.
  • FIG. 3 is a cross-sectional view taken along line B-B in FIG. 4.
  • the location where avalanche breakdown occurs is at least either the first occurrence location PA2 or the second occurrence location PB2.
  • the position at which avalanche breakdown occurs in the comparative example structure is set to the second occurrence position PB2.
  • the breakdown voltage of the comparative example structure also becomes more likely to fluctuate.
  • Fig. 5 is a cross-sectional view of the junction termination region 120A of the semiconductor device 1A according to the modified embodiment.
  • Fig. 6 is a top view of the junction termination region 120A of the semiconductor device 1A according to the modified embodiment.
  • Fig. 5 is a cross-sectional view taken along line CC in Fig. 6.
  • the semiconductor device 1A has multiple gap regions 26 in the junction termination region 120 of the semiconductor device 1 according to the embodiment.
  • the rest of the configuration is the same as the embodiment shown in FIG. 1.
  • the junction termination region 120 has multiple second widths WGAP of the gap region 26 sandwiched between the guard ring regions 25.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the semiconductor device (1, 1A) may have a heterojunction structure in which different materials form p-type and n-type within a single semiconductor device (1, 1A).
  • the semiconductor element placed in the active region 110 is not limited to a MOSFET, but may also be a diode.
  • the semiconductor device of the present invention can be used in the electronics industry, including the manufacturing industry, which produces semiconductor devices that suppress fluctuations in withstand voltage due to external factors.

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Abstract

半導体装置は、活性領域１１０と不活性領域１２０を有する第１導電型の第１半導体領域２１と、活性領域において、第１半導体領域に設けられた第２導電型の第２半導体領域２２と、不活性領域において、第１半導体領域に設けられた第２導電型の第３半導体領域２５と、第３半導体領域に挟まれ、第１半導体領域に設けられた第２導電型の第４半導体領域２６と、を備える。活性領域は、離隔した隣り合う第２半導体領域の第１の幅を有する。不活性領域は、第３半導体領域に挟まれた第４半導体領域の第２の幅を有する。

Description

半導体装置
　本発明は、外部要因による耐圧の変動の抑制及び安定性向上のための構造が形成される半導体装置に関する。
　半導体装置の耐圧を向上させるために、半導体素子が形成される素子領域の周囲の周辺領域に耐圧を向上するための構造が形成されている。例えば、終端部の構造は、接合終端延長（ＪＴＥ：Junction Termination Extension）やフィールドリミッティングリング（ＦＬＲ：Field Limiting Ring）構造が用いられる。
特許第５１２２８１０号公報
　しかしながら、空乏層が周辺領域で広がって半導体基体の表面に達することにより、半導体装置が外部イオンなどからの影響を受けやすくなる。例えば、外部から侵入するイオンの影響により、空乏層の形状が歪んで耐圧の変動及び不安定になる可能性がある。
　上記問題点に鑑み、本発明は、外部要因による耐圧の変動が抑制され、特性を安定化できる半導体装置を提供することを目的とする。
　本発明の一態様によれば、半導体装置は、活性領域と不活性領域を有する第１導電型の第１半導体領域と、活性領域において、第１半導体領域に設けられた第２導電型の第２半導体領域と、不活性領域において、第１半導体領域に設けられた第２導電型の第３半導体領域と、第３半導体領域に挟まれ、第１半導体領域に設けられた第２導電型の第４半導体領域と、を備える。活性領域は、離隔した隣り合う前記第２半導体領域の第１の幅を有する。不活性領域は、第３半導体領域に挟まれた第４半導体領域の第２の幅を有する。
　本発明によれば、外部要因による耐圧の変動が抑制された半導体装置を提供することができる。
実施形態に係る半導体装置の断面図である。 実施形態に係る半導体装置の上面図である。 実施形態に係る半導体装置の比較例の断面図である。 実施形態に係る半導体装置の比較例の上面図である。 実施形態の変形例に係る半導体装置の断面図である。 実施形態の変形例に係る半導体装置の上面図である。
　次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものである。この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものでない。
　（実施形態）
　図１は、図２のＡ－Ａ線に沿う断面図である。また、図２は、実施形態に係る半導体装置１の模式的な上面図である。以下の説明において、直交座標系の一例であるＸＹＺ座標系を用いる。すなわち、半導体装置１を構成する基板の表面と平行な平面をＸＹ平面とし、ＸＹ平面と直交する方向をＺ方向とする。また、Ｘ軸とＹ軸は、ＸＹ平面内における直交する２方向とする。
　第１の実施形態に係る半導体装置１は、図１に示すように、第１導電型の第１半導体領域２１と、第２導電型の第２半導体領域２２と、第２導電型の第３半導体領域２５と、第２導電型の第４半導体領域２６と、を備える。また、半導体装置１は、第１導電型の第５半導体領域２３と、第１導電型の第６半導体領域２４と、溝３０と、層間絶縁膜６０とをさらに備えていてもよい。以下の説明において、第１半導体領域２１をドリフト領域２１、第２半導体領域２２をディープ領域２２、第３半導体領域２５をガードリング領域２５、第４半導体領域２６をギャップ領域２６、第５半導体領域２３をソース領域２３、及び第６半導体領域２４をドレイン領域２４とも称する。
　第１導電型と第２導電型とは互いに反対の導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型である。第１導電型がｐ型であれば、第２導電型はｎ型である。ここでは、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。
　半導体装置１は、半導体基体１０を備える。半導体基体１０の材料としては、例えば、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、窒化物半導体、酸化物半導体などが適用可能である。具体的には、窒化物半導体は、例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）、窒化インジウム（ＩｎＮ）およびその混晶半導体などが適用可能である。また、酸化物半導体は、例えば、酸化ガリウム（Ｇａ2Ｏ3）、酸化亜鉛（ＺｎＯ）、酸化マグネシウム（ＭｇＯ）およびその混晶半導体などが適用可能である。特に、ＳｉＣ、ＧａＮ、Ｇａ2Ｏ3は、高耐圧動作が可能であることから、本実施の形態に係るガードリング領域２５にギャップ領域２６を設ける構造を有効に適用することができる。
　半導体基体１０は、一方の主面１０ａと、他方の主面１０ｂとを有する。半導体基体１０は、ドリフト領域２１、ディープ領域２２、ソース領域２３、ドレイン領域２４、ガードリング領域２５、及びギャップ領域２６を備える。
　ドリフト領域２１は、活性領域１１０と不活性領域１２０を有する。すなわち、ドリフト領域２１は、活性領域１１０と不活性領域１２０に共通に連続的に配置されている。
　活性領域１１０は、例えば、半導体素子を配置した領域である。図１では、溝を有するトレンチ型ＭＯＳ（ＭＯＳ：metal-oxide semiconductor）を配置した例について説明する。活性領域１１０は、離隔した隣り合うディープ領域２２の第１の幅ＷＤＰを有する。なお、半導体素子はトレンチ型ＭＯＳに限定されない。以下の説明において、活性領域１１０をアクティブセル領域１１０とも称する。
　不活性領域１２０は、例えば、耐圧構造を有する領域である。不活性領域１２０は、ガードリング領域２５に挟まれたギャップ領域２６の第２の幅ＷＧＡＰを有する。以下の説明では、不活性領域１２０を接合終端領域１２０とも称する。
　ディープ領域２２は、アクティブセル領域１１０において、ドリフト領域２１に設けられている。なお、アクティブセル領域１１０において、ディープ領域２２の付近でアバランシェブレークダウンを発生する位置を第１発生位置ＰＡ１とも称する。
　溝３０は、アクティブセル領域１１０において、ドリフト領域２１に設けられている。溝３０は、溝３０内に第１絶縁膜４０と導電体５０を有する。なお、第１絶縁膜４０は、ゲート絶縁膜であってもよい。また、導電体５０は、ゲート電極であってもよい。
　ソース領域２３は、アクティブセル領域１１０において、ディープ領域２２に設けられている。
　ドレイン領域２４は、他の主面１０ｂ側のドリフト領域２１に設けられている。また、ドレイン領域２４は、アクティブセル領域１１０と接合終端領域１２０に共通に連続的に配置されている。
　ガードリング領域２５は、接合終端領域１２０において、ドリフト領域２１に設けられている。具体的には、ガードリング領域２５の不純物濃度は、例えば、ＳｉＣ基板の場合、１ｘ１０15ｃｍ-3～１ｘ１０19ｃｍ－3程度で形成される。また、ガードリング領域２５の接合深さＸj１は、例えば、０．５μｍ～３μｍ程度である。以下の説明において、接合終端領域１２０において、ガードリング領域２５の付近でアバランシェブレークダウンを発生する位置を第２発生位置ＰＢ１とも称する。
　ギャップ領域２６は、接合終端領域１２０において、ガードリング領域２５に挟まれ、ドリフト領域２１に設けられている。具体的には、ギャップ領域２６の不純物濃度は、例えば、ＳｉＣ基板の場合、１ｘ１０19ｃｍ-3～１ｘ１０22ｃｍ-3程度である。すなわち、ギャップ領域２６の不純物濃度は、ガードリング領域２５の不純物濃度よりも不純物濃度が濃い。なお、ギャップ領域２６の不純物濃度は、ギャップ領域２６内が空乏化しない程度の不純物濃度である。また、ギャップ領域２６の接合深さＸj２は、例えば、０．１μｍ～２μｍ程度である。また、ギャップ領域２６の接合深さＸj２は、ガードリング領域２５の接合深さＸj１よりも浅い。以下の説明において、接合終端領域１２０において、ギャップ領域２６と接するガードリング領域２５の付近でアバランシェブレークダウンを発生する位置を第３発生位置ＰＣ１とも称する。
　図１及び図２に示す第２の幅ＷＧＡＰは、上方からみて、第１の幅ＷＤＰよりも幅が広い。具体的には、第２の幅ＷＧＡＰの上限値は、例えば、ギャップ領域２６の第２の幅ＷＧＡＰ間に広がる空乏層がパンチスルーしない程度の幅で決まる。
　第２の幅ＷＧＡＰ／第１の幅ＷＤＰの値は、以下の式（１）で規定される。すなわち、
 
　　１＜（第２の幅ＷＧＡＰ／第１の幅ＷＤＰ）＜（第２の幅ＷＧＡＰに広がる空乏層がパンチスルーしない第２の幅ＷＧＡＰ／第１の幅ＷＤＰ）　　　　　　　　　　（１）
 
　また、（第２の幅ＷＧＡＰ／第１の幅ＷＤＰ）の上限値は、例えば、２以下であってもよい。ここで、第２の幅ＷＧＡＰ間に広がる空乏層がパンチスルーしない程度の幅は、耐圧とｐｎ接合の各領域の不純物濃度で決まる。
　次に、実施形態に係る半導体装置１のアバランシェブレークダウンを発生する位置と図３で示す比較例のアバランシェブレークダウンを発生する位置について説明する。以下の説明において、ブレークダウン電圧を耐圧とも称する。
　半導体装置１では、図１に示すように、アバランシェブレークダウンを発生する位置は、第１発生位置ＰＡ１、第２発生位置ＰＢ１、第３発生位置ＰＣ１の少なくともいずれか１つである。
　半導体装置１のブレークダウン電圧は、アバランシェブレークダウンが第３発生位置ＰＣ１で発生するように設計する。つまり、ブレークダウン電圧は、ギャップ領域と接するガードリング領域の付近で発生するアバランシェブレークダウンによって決まる。具体的には、第３発生位置ＰＣ１でのアバランシェブレークダウンが発生する耐圧は、例えば、第１発生位置ＰＡ１でのアバランシェブレークダウンが発生する耐圧より小さい。つまり、ギャップ領域２６と接するガードリング領域２５付近で発生するアバランシェブレークダウンによる耐圧は、ディープ領域２２付近で発生するアバランシェブレークダウンによる耐圧よりも小さい。また、第３発生位置ＰＣ１でのアバランシェブレークダウンが発生する耐圧は、例えば、第２発生位置ＰＢ１でのアバランシェブレークダウンが発生する耐圧よりも小さい。つまり、ギャップ領域２６と接するガードリング領域２５付近で発生するアバランシェブレークダウンによる耐圧は、ガードリング領域２５の終端部付近で発生するアバランシェブレークダウンによる耐圧よりも小さい。なお、第１発生位置ＰＡ１及び第２発生位置でのアバランシェブレークダウンが発生する耐圧は同等であってもよいＰＣ１耐圧＜ＰＢ１耐圧≦ＰＡ１耐圧）。なお、半導体装置１の耐圧の関係は、ＰＣ１耐圧＜ＰＡ１耐圧≦ＰＢ１耐圧であってもよい。すなわち、半導体装置１のブレーク電圧は、第３発生位置ＰＣ１で決まるため、終端部である第２発生位置ＰＢ１でのアバランシェブレークダウンの発生が外部要因によって変動しても、耐圧特性が安定化する。
　比較例として図３の示す断面図である。比較例は、実施形態に係る半導体装置に対し、ギャップ領域２６を有していない。図４は、比較例の上面図である。図４に示すように、比較例は、接合終端領域１２０において、ガードリング領域が一様に設けられている。図３は、図４のＢ－Ｂ線に沿う断面図である。
　比較例の構造は、図３に示すように、アバランシェブレークダウンを発生する位置は、第１発生位置ＰＡ２、第２発生位置ＰＢ２の少なくともどちらかである。
　耐圧を向上させる場合、比較例の構造のアバランシェブレークダウンを発生する位置は、第２発生位置ＰＢ２にする。
　比較例では、終端部である第２発生位置ＰＢ１でのアバランシェブレークダウンの発生が外部要因によって変動すると、比較例の構造のブレークダウン電圧も変動しやすくなる。
　以上に説明したように、実施形態に係る半導体装置では、接合終端領域において、ギャップ領域を設けることにより、外部要因による耐圧の変動が抑制され、特性を安定化できる。
　（実施形態の変形例）
　図５は、実施形態の変形例に係る半導体装置１Ａの接合終端領域１２０Ａにおける断面図である。また、図６は、実施形態の変形例に係る半導体装置１Ａの接合終端領域１２０Ａにおける上面図である。図５は、図６のＣ－Ｃ線に沿う断面図である。
　半導体装置１Ａは、実施形態に係る半導体装置１の接合終端領域１２０に対し、複数のギャップ領域２６を有する。その他の構成については、図１に示す実施形態と同様である。
　接合終端領域１２０は、ガードリング領域２５に挟まれたギャップ領域２６の複数の第２の幅ＷＧＡＰを有する。
　以上に説明したように、実施形態に係る半導体装置の変形例では、接合終端領域において、複数のギャップ領域を設けることにより、外部要因による耐圧の変動が抑制され、特性を安定化できる。
　（その他の実施形態）
　上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。
　例えば、第１の導電型がｐ型、第２の導電型がｎ型の場合であってもよい。
　また、実施形態に係る半導体装置（１、１Ａ）は、１つの半導体装置（１、１Ａ）の中に、異なる材料でｐ型、ｎ型を形成するヘテロ接合構造を備えていても良い。
　例えば、活性領域１１０に配置される半導体素子は、ＭＯＳＦＥＴに限らず、ダイオードであってもよい。
　本発明の半導体装置は、外部要因による耐圧の変動を抑制した半導体装置を製造する製造業を含む電子機器産業に利用可能である。
　１…半導体装置
　１０…半導体基体
　２１…第１半導体領域、ドリフト領域
　２２…第２半導体領域、ディープ領域
　２３…第５半導体領域、ソース領域
　２４…第６半導体領域、ドレイン領域
　２５…第３半導体領域、ガードリング領域
　２６…第４半導体領域、ギャップ領域
　３０…溝
　４０…第１絶縁膜
　５０…導電体
　６０…層間絶縁膜
　１１０……活性領域、アクティブセル領域
　１２０…不活性領域、接合終端領域

Claims (16)

  1. 　活性領域と不活性領域を有する第１導電型の第１半導体領域と、
    　前記活性領域において、前記第１半導体領域に設けられた第２導電型の第２半導体領域と、
    　前記不活性領域において、前記第１半導体領域に設けられた第２導電型の第３半導体領域と、
    　前記第３半導体領域に挟まれ、前記第１半導体領域に設けられた第２導電型の第４半導体領域と、を備え、
    　前記活性領域は、離隔した隣り合う前記第２半導体領域の第１の幅を有し、
    　前記不活性領域は、前記第３半導体領域に挟まれた第４半導体領域の第２の幅を有する、半導体装置。
  2. 　前記第４半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高い、
    請求項１に記載の半導体装置。
  3. 　前記第３半導体領域の不純物濃度は、
    　１ｘ１０15ｃｍ-3～１ｘ１０19ｃｍ－3である、
    請求項２に記載の半導体装置。
  4. 　前記第４半導体領域の不純物濃度は、
    　１ｘ１０19ｃｍ-3～１ｘ１０22ｃｍ-3である、
    請求項２に記載の半導体装置。
  5. 　前記第４半導体領域の接合深さは、前記第３半導体領域の接合深さよりも浅い、
    請求項１に記載の半導体装置。
  6. 　前記第４半導体領域の接合深さは、
    　０．１μｍ～２μｍである、
    請求項５に記載の半導体装置。
  7. 　前記第３半導体領域の接合深さは、
    　０．５μｍ～３μｍである、
    請求項５に記載の半導体装置。
  8. 　前記第２の幅は、前記第１の幅よりも広い、
    請求項１に記載の半導体装置。
  9. 　前記第２の幅の上限値は、
    　前記第２の幅に広がる空乏層がパンチスルーしない幅である、
    請求項１に記載の半導体装置。
  10. 　第２の幅ＷＧＡＰ／第１の幅ＷＤＰの値は、
     
    　１＜（第２の幅ＷＧＡＰ／第１の幅ＷＤＰ）＜（第２の幅ＷＧＡＰに広がる空乏層がパンチスルーしない第２の幅ＷＧＡＰ／第１の幅ＷＤＰ）　　　　　　　　　　（１）
     
    　式（１）で規定される、請求項１に記載の半導体装置。
  11. 　（第２の幅ＷＧＡＰに広がる空乏層がパンチスルーしない第２の幅ＷＧＡＰ／第１の幅ＷＤＰ）の値は、２以下である、請求項１０に記載の半導体装置。
  12. 　前記不活性領域は、
    　前記第３半導体領域に挟まれた複数の前記第４半導体領域を有する、
    請求項１に記載の半導体装置。
  13. 　前記第１半導体領域、前記第２半導体領域、第３半導体領域、及び第４半導体領域を有する半導体基板を備え、
    　前記半導体基板の材料は、
    　シリコン、シリコンカーバイド、窒化物半導体、酸化物半導体の群から選ばれる少なくとも１つの材料を含む、請求項１に記載の半導体装置。
  14. 　ブレークダウン電圧は、
    　前記第４半導体領域と接する前記第３半導体領域の付近で発生するアバランシェブレークダウンによって決まる、
    請求項１に記載の半導体装置。
  15. 　前記第４半導体領域と接する前記第３半導体領域で発生するアバランシェブレークダウンによる耐圧は、
    　前記第２半導体領域の付近で発生するアバランシェブレークダウンによる耐圧よりも小さい、
    請求項１に記載の半導体装置。
  16. 　前記第４半導体領域と接する前記第３半導体領域で発生するアバランシェブレークダウンによる耐圧は、
    　前記第３半導体領域の終端部付近で発生するアバランシェブレークダウンによる耐圧よりも小さい、
    請求項１に記載の半導体装置。
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JP2018006630A (ja) * 2016-07-05 2018-01-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
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