WO2024127564A1 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 145
- 230000015556 catabolic process Effects 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 10
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 230000000052 comparative effect Effects 0.000 description 11
- 239000010410 layer Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- NWAIGJYBQQYSPW-UHFFFAOYSA-N azanylidyneindigane Chemical compound [In]#N NWAIGJYBQQYSPW-UHFFFAOYSA-N 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Definitions
- the present invention relates to a semiconductor device having a structure for suppressing fluctuations in breakdown voltage caused by external factors and improving stability.
- the termination structure may be a junction termination extension (JTE) or field limiting ring (FLR) structure.
- JTE junction termination extension
- FLR field limiting ring
- the semiconductor device becomes more susceptible to the effects of external ions.
- the shape of the depletion layer may become distorted due to the effects of ions entering from the outside, leading to fluctuations and instability in the breakdown voltage.
- the present invention aims to provide a semiconductor device that can suppress fluctuations in breakdown voltage due to external factors and stabilize characteristics.
- a semiconductor device includes a first semiconductor region of a first conductivity type having an active region and an inactive region, a second semiconductor region of a second conductivity type provided in the first semiconductor region in the active region, a third semiconductor region of the second conductivity type provided in the first semiconductor region in the inactive region, and a fourth semiconductor region of the second conductivity type sandwiched between the third semiconductor regions and provided in the first semiconductor region.
- the active region has a first width of the second semiconductor regions adjacent to each other and spaced apart.
- the inactive region has a second width of the fourth semiconductor region sandwiched between the third semiconductor regions.
- the present invention provides a semiconductor device in which fluctuations in breakdown voltage due to external factors are suppressed.
- FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment.
- 1 is a top view of a semiconductor device according to an embodiment
- FIG. 11 is a cross-sectional view of a comparative example of the semiconductor device according to the embodiment.
- FIG. 2 is a top view of a comparative example of the semiconductor device according to the embodiment.
- FIG. 11 is a cross-sectional view of a semiconductor device according to a modified example of the embodiment.
- FIG. 13 is a top view of a semiconductor device according to a modified example of the embodiment.
- Fig. 1 is a cross-sectional view taken along line A-A in Fig. 2.
- Fig. 2 is a schematic top view of the semiconductor device 1 according to the embodiment.
- an XYZ coordinate system which is an example of a Cartesian coordinate system, is used. That is, a plane parallel to the surface of a substrate constituting the semiconductor device 1 is defined as the XY plane, and a direction perpendicular to the XY plane is defined as the Z direction.
- the X-axis and Y-axis are defined as two perpendicular directions in the XY plane.
- the semiconductor device 1 includes a first semiconductor region 21 of a first conductivity type, a second semiconductor region 22 of a second conductivity type, a third semiconductor region 25 of a second conductivity type, and a fourth semiconductor region 26 of a second conductivity type.
- the semiconductor device 1 may further include a fifth semiconductor region 23 of a first conductivity type, a sixth semiconductor region 24 of a first conductivity type, a groove 30, and an interlayer insulating film 60.
- the first semiconductor region 21 is also referred to as the drift region 21, the second semiconductor region 22 as the deep region 22, the third semiconductor region 25 as the guard ring region 25, the fourth semiconductor region 26 as the gap region 26, the fifth semiconductor region 23 as the source region 23, and the sixth semiconductor region 24 as the drain region 24.
- the first conductivity type and the second conductivity type are opposite conductivity types. That is, if the first conductivity type is n-type, the second conductivity type is p-type. If the first conductivity type is p-type, the second conductivity type is n-type.
- the first conductivity type is n-type and the second conductivity type is p-type.
- the semiconductor device 1 includes a semiconductor substrate 10.
- the material of the semiconductor substrate 10 include silicon (Si), silicon carbide (SiC), nitride semiconductors, and oxide semiconductors.
- the nitride semiconductor include gallium nitride (GaN), aluminum nitride (AlN), boron nitride (BN), indium nitride (InN), and alloy semiconductors thereof.
- the oxide semiconductor include gallium oxide (Ga 2 O 3 ), zinc oxide (ZnO), magnesium oxide (MgO), and alloy semiconductors thereof.
- SiC, GaN, and Ga 2 O 3 are capable of high-voltage operation, and therefore the structure in which the gap region 26 is provided in the guard ring region 25 according to the present embodiment can be effectively applied.
- the semiconductor substrate 10 has one main surface 10a and the other main surface 10b.
- the semiconductor substrate 10 includes a drift region 21, a deep region 22, a source region 23, a drain region 24, a guard ring region 25, and a gap region 26.
- the drift region 21 has an active region 110 and an inactive region 120. In other words, the drift region 21 is disposed continuously and commonly in the active region 110 and the inactive region 120.
- the active region 110 is, for example, a region in which a semiconductor element is arranged.
- FIG. 1 illustrates an example in which a trench-type MOS (metal-oxide semiconductor) having a groove is arranged.
- the active region 110 has a first width WDP between adjacent deep regions 22 that are spaced apart.
- the semiconductor element is not limited to a trench-type MOS.
- the active region 110 is also referred to as an active cell region 110.
- the inactive region 120 is, for example, a region having a voltage-resistant structure.
- the inactive region 120 has a second width WGAP of the gap region 26 sandwiched between the guard ring regions 25.
- the inactive region 120 is also referred to as the junction termination region 120.
- the deep region 22 is provided in the drift region 21 in the active cell region 110. Note that in the active cell region 110, the position where avalanche breakdown occurs near the deep region 22 is also referred to as the first occurrence position PA1.
- the groove 30 is provided in the drift region 21 in the active cell region 110.
- the groove 30 has a first insulating film 40 and a conductor 50 therein.
- the first insulating film 40 may be a gate insulating film.
- the conductor 50 may be a gate electrode.
- the source region 23 is provided in the deep region 22 in the active cell region 110.
- the drain region 24 is provided in the drift region 21 on the other main surface 10b side.
- the drain region 24 is also continuously arranged in common in the active cell region 110 and the junction termination region 120.
- the guard ring region 25 is provided in the drift region 21 in the junction termination region 120.
- the impurity concentration of the guard ring region 25 is, for example, about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 in the case of a SiC substrate.
- the junction depth X j 1 of the guard ring region 25 is, for example, about 0.5 ⁇ m to 3 ⁇ m.
- the position in the junction termination region 120 where avalanche breakdown occurs near the guard ring region 25 is also referred to as a second occurrence position PB1.
- the gap region 26 is sandwiched between the guard ring regions 25 in the junction termination region 120 and provided in the drift region 21.
- the impurity concentration of the gap region 26 is, for example, about 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 in the case of a SiC substrate. That is, the impurity concentration of the gap region 26 is higher than the impurity concentration of the guard ring region 25.
- the impurity concentration of the gap region 26 is such that the gap region 26 is not depleted.
- the junction depth X j 2 of the gap region 26 is, for example, about 0.1 ⁇ m to 2 ⁇ m.
- the junction depth X j 2 of the gap region 26 is shallower than the junction depth X j 1 of the guard ring region 25.
- the position where an avalanche breakdown occurs in the junction termination region 120 near the guard ring region 25 that contacts the gap region 26 is also referred to as a third occurrence position PC1.
- the second width WGAP shown in FIG. 1 and FIG. 2 is wider than the first width WDP when viewed from above.
- the upper limit of the second width WGAP is determined, for example, by a width that does not allow the depletion layer extending between the second width WGAP of the gap region 26 to punch through.
- the value of the second width WGAP/the first width WDP is defined by the following formula (1). 1 ⁇ (second width W GAP / first width W DP ) ⁇ (second width W GAP / first width W DP at which the depletion layer extending to the second width W GAP does not punch through) (1) Furthermore, the upper limit of (second width W GAP / first width WDP) may be, for example, equal to or less than 2.
- the width of the depletion layer that spreads between the second widths W GAP and does not punch through is determined by the breakdown voltage and the impurity concentration of each region of the pn junction.
- the breakdown voltage is also referred to as the breakdown voltage.
- the location at which avalanche breakdown occurs is at least one of the first occurrence location PA1, the second occurrence location PB1, and the third occurrence location PC1.
- the breakdown voltage of the semiconductor device 1 is designed so that an avalanche breakdown occurs at the third occurrence position PC1.
- the breakdown voltage is determined by the avalanche breakdown that occurs near the guard ring region that contacts the gap region.
- the withstand voltage at which an avalanche breakdown occurs at the third occurrence position PC1 is lower than, for example, the withstand voltage at which an avalanche breakdown occurs at the first occurrence position PA1.
- the withstand voltage due to the avalanche breakdown that occurs near the guard ring region 25 that contacts the gap region 26 is lower than the withstand voltage due to the avalanche breakdown that occurs near the deep region 22.
- the withstand voltage at which an avalanche breakdown occurs at the third occurrence position PC1 is lower than, for example, the withstand voltage at which an avalanche breakdown occurs at the second occurrence position PB1.
- the withstand voltage due to the avalanche breakdown that occurs near the guard ring region 25 that contacts the gap region 26 is lower than the withstand voltage due to the avalanche breakdown that occurs near the end of the guard ring region 25.
- the breakdown voltage at which avalanche breakdown occurs at the first occurrence position PA1 and the second occurrence position may be the same (PC1 breakdown voltage ⁇ PB1 breakdown voltage ⁇ PA1 breakdown voltage).
- the breakdown voltage relationship of the semiconductor device 1 may be PC1 breakdown voltage ⁇ PA1 breakdown voltage ⁇ PB1 breakdown voltage.
- the breakdown voltage of the semiconductor device 1 is determined by the third occurrence position PC1, the breakdown voltage characteristics are stabilized even if the occurrence of avalanche breakdown at the second occurrence position PB1, which is the terminal portion, fluctuates due to external factors.
- the comparative example is a cross-sectional view shown in FIG. 3.
- the comparative example does not have a gap region 26, unlike the semiconductor device according to the embodiment.
- FIG. 4 is a top view of the comparative example. As shown in FIG. 4, the comparative example has a guard ring region uniformly provided in the junction termination region 120.
- FIG. 3 is a cross-sectional view taken along line B-B in FIG. 4.
- the location where avalanche breakdown occurs is at least either the first occurrence location PA2 or the second occurrence location PB2.
- the position at which avalanche breakdown occurs in the comparative example structure is set to the second occurrence position PB2.
- the breakdown voltage of the comparative example structure also becomes more likely to fluctuate.
- Fig. 5 is a cross-sectional view of the junction termination region 120A of the semiconductor device 1A according to the modified embodiment.
- Fig. 6 is a top view of the junction termination region 120A of the semiconductor device 1A according to the modified embodiment.
- Fig. 5 is a cross-sectional view taken along line CC in Fig. 6.
- the semiconductor device 1A has multiple gap regions 26 in the junction termination region 120 of the semiconductor device 1 according to the embodiment.
- the rest of the configuration is the same as the embodiment shown in FIG. 1.
- the junction termination region 120 has multiple second widths WGAP of the gap region 26 sandwiched between the guard ring regions 25.
- the first conductivity type may be p-type and the second conductivity type may be n-type.
- the semiconductor device (1, 1A) may have a heterojunction structure in which different materials form p-type and n-type within a single semiconductor device (1, 1A).
- the semiconductor element placed in the active region 110 is not limited to a MOSFET, but may also be a diode.
- the semiconductor device of the present invention can be used in the electronics industry, including the manufacturing industry, which produces semiconductor devices that suppress fluctuations in withstand voltage due to external factors.
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Abstract
半導体装置は、活性領域110と不活性領域120を有する第1導電型の第1半導体領域21と、活性領域において、第1半導体領域に設けられた第2導電型の第2半導体領域22と、不活性領域において、第1半導体領域に設けられた第2導電型の第3半導体領域25と、第3半導体領域に挟まれ、第1半導体領域に設けられた第2導電型の第4半導体領域26と、を備える。活性領域は、離隔した隣り合う第2半導体領域の第1の幅を有する。不活性領域は、第3半導体領域に挟まれた第4半導体領域の第2の幅を有する。
Description
本発明は、外部要因による耐圧の変動の抑制及び安定性向上のための構造が形成される半導体装置に関する。
半導体装置の耐圧を向上させるために、半導体素子が形成される素子領域の周囲の周辺領域に耐圧を向上するための構造が形成されている。例えば、終端部の構造は、接合終端延長(JTE:Junction Termination Extension)やフィールドリミッティングリング(FLR:Field Limiting Ring)構造が用いられる。
しかしながら、空乏層が周辺領域で広がって半導体基体の表面に達することにより、半導体装置が外部イオンなどからの影響を受けやすくなる。例えば、外部から侵入するイオンの影響により、空乏層の形状が歪んで耐圧の変動及び不安定になる可能性がある。
上記問題点に鑑み、本発明は、外部要因による耐圧の変動が抑制され、特性を安定化できる半導体装置を提供することを目的とする。
本発明の一態様によれば、半導体装置は、活性領域と不活性領域を有する第1導電型の第1半導体領域と、活性領域において、第1半導体領域に設けられた第2導電型の第2半導体領域と、不活性領域において、第1半導体領域に設けられた第2導電型の第3半導体領域と、第3半導体領域に挟まれ、第1半導体領域に設けられた第2導電型の第4半導体領域と、を備える。活性領域は、離隔した隣り合う前記第2半導体領域の第1の幅を有する。不活性領域は、第3半導体領域に挟まれた第4半導体領域の第2の幅を有する。
本発明によれば、外部要因による耐圧の変動が抑制された半導体装置を提供することができる。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものである。この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものでない。
(実施形態)
図1は、図2のA-A線に沿う断面図である。また、図2は、実施形態に係る半導体装置1の模式的な上面図である。以下の説明において、直交座標系の一例であるXYZ座標系を用いる。すなわち、半導体装置1を構成する基板の表面と平行な平面をXY平面とし、XY平面と直交する方向をZ方向とする。また、X軸とY軸は、XY平面内における直交する2方向とする。
図1は、図2のA-A線に沿う断面図である。また、図2は、実施形態に係る半導体装置1の模式的な上面図である。以下の説明において、直交座標系の一例であるXYZ座標系を用いる。すなわち、半導体装置1を構成する基板の表面と平行な平面をXY平面とし、XY平面と直交する方向をZ方向とする。また、X軸とY軸は、XY平面内における直交する2方向とする。
第1の実施形態に係る半導体装置1は、図1に示すように、第1導電型の第1半導体領域21と、第2導電型の第2半導体領域22と、第2導電型の第3半導体領域25と、第2導電型の第4半導体領域26と、を備える。また、半導体装置1は、第1導電型の第5半導体領域23と、第1導電型の第6半導体領域24と、溝30と、層間絶縁膜60とをさらに備えていてもよい。以下の説明において、第1半導体領域21をドリフト領域21、第2半導体領域22をディープ領域22、第3半導体領域25をガードリング領域25、第4半導体領域26をギャップ領域26、第5半導体領域23をソース領域23、及び第6半導体領域24をドレイン領域24とも称する。
第1導電型と第2導電型とは互いに反対の導電型である。即ち、第1導電型がn型であれば、第2導電型はp型である。第1導電型がp型であれば、第2導電型はn型である。ここでは、第1導電型がn型、第2導電型がp型の場合を例示的に説明する。
半導体装置1は、半導体基体10を備える。半導体基体10の材料としては、例えば、シリコン(Si)、シリコンカーバイド(SiC)、窒化物半導体、酸化物半導体などが適用可能である。具体的には、窒化物半導体は、例えば、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、窒化ホウ素(BN)、窒化インジウム(InN)およびその混晶半導体などが適用可能である。また、酸化物半導体は、例えば、酸化ガリウム(Ga2O3)、酸化亜鉛(ZnO)、酸化マグネシウム(MgO)およびその混晶半導体などが適用可能である。特に、SiC、GaN、Ga2O3は、高耐圧動作が可能であることから、本実施の形態に係るガードリング領域25にギャップ領域26を設ける構造を有効に適用することができる。
半導体基体10は、一方の主面10aと、他方の主面10bとを有する。半導体基体10は、ドリフト領域21、ディープ領域22、ソース領域23、ドレイン領域24、ガードリング領域25、及びギャップ領域26を備える。
ドリフト領域21は、活性領域110と不活性領域120を有する。すなわち、ドリフト領域21は、活性領域110と不活性領域120に共通に連続的に配置されている。
活性領域110は、例えば、半導体素子を配置した領域である。図1では、溝を有するトレンチ型MOS(MOS:metal-oxide semiconductor)を配置した例について説明する。活性領域110は、離隔した隣り合うディープ領域22の第1の幅WDPを有する。なお、半導体素子はトレンチ型MOSに限定されない。以下の説明において、活性領域110をアクティブセル領域110とも称する。
不活性領域120は、例えば、耐圧構造を有する領域である。不活性領域120は、ガードリング領域25に挟まれたギャップ領域26の第2の幅WGAPを有する。以下の説明では、不活性領域120を接合終端領域120とも称する。
ディープ領域22は、アクティブセル領域110において、ドリフト領域21に設けられている。なお、アクティブセル領域110において、ディープ領域22の付近でアバランシェブレークダウンを発生する位置を第1発生位置PA1とも称する。
溝30は、アクティブセル領域110において、ドリフト領域21に設けられている。溝30は、溝30内に第1絶縁膜40と導電体50を有する。なお、第1絶縁膜40は、ゲート絶縁膜であってもよい。また、導電体50は、ゲート電極であってもよい。
ソース領域23は、アクティブセル領域110において、ディープ領域22に設けられている。
ドレイン領域24は、他の主面10b側のドリフト領域21に設けられている。また、ドレイン領域24は、アクティブセル領域110と接合終端領域120に共通に連続的に配置されている。
ガードリング領域25は、接合終端領域120において、ドリフト領域21に設けられている。具体的には、ガードリング領域25の不純物濃度は、例えば、SiC基板の場合、1x1015cm-3~1x1019cm-3程度で形成される。また、ガードリング領域25の接合深さXj1は、例えば、0.5μm~3μm程度である。以下の説明において、接合終端領域120において、ガードリング領域25の付近でアバランシェブレークダウンを発生する位置を第2発生位置PB1とも称する。
ギャップ領域26は、接合終端領域120において、ガードリング領域25に挟まれ、ドリフト領域21に設けられている。具体的には、ギャップ領域26の不純物濃度は、例えば、SiC基板の場合、1x1019cm-3~1x1022cm-3程度である。すなわち、ギャップ領域26の不純物濃度は、ガードリング領域25の不純物濃度よりも不純物濃度が濃い。なお、ギャップ領域26の不純物濃度は、ギャップ領域26内が空乏化しない程度の不純物濃度である。また、ギャップ領域26の接合深さXj2は、例えば、0.1μm~2μm程度である。また、ギャップ領域26の接合深さXj2は、ガードリング領域25の接合深さXj1よりも浅い。以下の説明において、接合終端領域120において、ギャップ領域26と接するガードリング領域25の付近でアバランシェブレークダウンを発生する位置を第3発生位置PC1とも称する。
図1及び図2に示す第2の幅WGAPは、上方からみて、第1の幅WDPよりも幅が広い。具体的には、第2の幅WGAPの上限値は、例えば、ギャップ領域26の第2の幅WGAP間に広がる空乏層がパンチスルーしない程度の幅で決まる。
第2の幅WGAP/第1の幅WDPの値は、以下の式(1)で規定される。すなわち、
1<(第2の幅WGAP/第1の幅WDP)<(第2の幅WGAPに広がる空乏層がパンチスルーしない第2の幅WGAP/第1の幅WDP) (1)
また、(第2の幅WGAP/第1の幅WDP)の上限値は、例えば、2以下であってもよい。ここで、第2の幅WGAP間に広がる空乏層がパンチスルーしない程度の幅は、耐圧とpn接合の各領域の不純物濃度で決まる。
1<(第2の幅WGAP/第1の幅WDP)<(第2の幅WGAPに広がる空乏層がパンチスルーしない第2の幅WGAP/第1の幅WDP) (1)
また、(第2の幅WGAP/第1の幅WDP)の上限値は、例えば、2以下であってもよい。ここで、第2の幅WGAP間に広がる空乏層がパンチスルーしない程度の幅は、耐圧とpn接合の各領域の不純物濃度で決まる。
次に、実施形態に係る半導体装置1のアバランシェブレークダウンを発生する位置と図3で示す比較例のアバランシェブレークダウンを発生する位置について説明する。以下の説明において、ブレークダウン電圧を耐圧とも称する。
半導体装置1では、図1に示すように、アバランシェブレークダウンを発生する位置は、第1発生位置PA1、第2発生位置PB1、第3発生位置PC1の少なくともいずれか1つである。
半導体装置1のブレークダウン電圧は、アバランシェブレークダウンが第3発生位置PC1で発生するように設計する。つまり、ブレークダウン電圧は、ギャップ領域と接するガードリング領域の付近で発生するアバランシェブレークダウンによって決まる。具体的には、第3発生位置PC1でのアバランシェブレークダウンが発生する耐圧は、例えば、第1発生位置PA1でのアバランシェブレークダウンが発生する耐圧より小さい。つまり、ギャップ領域26と接するガードリング領域25付近で発生するアバランシェブレークダウンによる耐圧は、ディープ領域22付近で発生するアバランシェブレークダウンによる耐圧よりも小さい。また、第3発生位置PC1でのアバランシェブレークダウンが発生する耐圧は、例えば、第2発生位置PB1でのアバランシェブレークダウンが発生する耐圧よりも小さい。つまり、ギャップ領域26と接するガードリング領域25付近で発生するアバランシェブレークダウンによる耐圧は、ガードリング領域25の終端部付近で発生するアバランシェブレークダウンによる耐圧よりも小さい。なお、第1発生位置PA1及び第2発生位置でのアバランシェブレークダウンが発生する耐圧は同等であってもよいPC1耐圧<PB1耐圧≦PA1耐圧)。なお、半導体装置1の耐圧の関係は、PC1耐圧<PA1耐圧≦PB1耐圧であってもよい。すなわち、半導体装置1のブレーク電圧は、第3発生位置PC1で決まるため、終端部である第2発生位置PB1でのアバランシェブレークダウンの発生が外部要因によって変動しても、耐圧特性が安定化する。
比較例として図3の示す断面図である。比較例は、実施形態に係る半導体装置に対し、ギャップ領域26を有していない。図4は、比較例の上面図である。図4に示すように、比較例は、接合終端領域120において、ガードリング領域が一様に設けられている。図3は、図4のB-B線に沿う断面図である。
比較例の構造は、図3に示すように、アバランシェブレークダウンを発生する位置は、第1発生位置PA2、第2発生位置PB2の少なくともどちらかである。
耐圧を向上させる場合、比較例の構造のアバランシェブレークダウンを発生する位置は、第2発生位置PB2にする。
比較例では、終端部である第2発生位置PB1でのアバランシェブレークダウンの発生が外部要因によって変動すると、比較例の構造のブレークダウン電圧も変動しやすくなる。
以上に説明したように、実施形態に係る半導体装置では、接合終端領域において、ギャップ領域を設けることにより、外部要因による耐圧の変動が抑制され、特性を安定化できる。
(実施形態の変形例)
図5は、実施形態の変形例に係る半導体装置1Aの接合終端領域120Aにおける断面図である。また、図6は、実施形態の変形例に係る半導体装置1Aの接合終端領域120Aにおける上面図である。図5は、図6のC-C線に沿う断面図である。
図5は、実施形態の変形例に係る半導体装置1Aの接合終端領域120Aにおける断面図である。また、図6は、実施形態の変形例に係る半導体装置1Aの接合終端領域120Aにおける上面図である。図5は、図6のC-C線に沿う断面図である。
半導体装置1Aは、実施形態に係る半導体装置1の接合終端領域120に対し、複数のギャップ領域26を有する。その他の構成については、図1に示す実施形態と同様である。
接合終端領域120は、ガードリング領域25に挟まれたギャップ領域26の複数の第2の幅WGAPを有する。
以上に説明したように、実施形態に係る半導体装置の変形例では、接合終端領域において、複数のギャップ領域を設けることにより、外部要因による耐圧の変動が抑制され、特性を安定化できる。
(その他の実施形態)
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。
例えば、第1の導電型がp型、第2の導電型がn型の場合であってもよい。
また、実施形態に係る半導体装置(1、1A)は、1つの半導体装置(1、1A)の中に、異なる材料でp型、n型を形成するヘテロ接合構造を備えていても良い。
例えば、活性領域110に配置される半導体素子は、MOSFETに限らず、ダイオードであってもよい。
本発明の半導体装置は、外部要因による耐圧の変動を抑制した半導体装置を製造する製造業を含む電子機器産業に利用可能である。
1…半導体装置
10…半導体基体
21…第1半導体領域、ドリフト領域
22…第2半導体領域、ディープ領域
23…第5半導体領域、ソース領域
24…第6半導体領域、ドレイン領域
25…第3半導体領域、ガードリング領域
26…第4半導体領域、ギャップ領域
30…溝
40…第1絶縁膜
50…導電体
60…層間絶縁膜
110……活性領域、アクティブセル領域
120…不活性領域、接合終端領域
10…半導体基体
21…第1半導体領域、ドリフト領域
22…第2半導体領域、ディープ領域
23…第5半導体領域、ソース領域
24…第6半導体領域、ドレイン領域
25…第3半導体領域、ガードリング領域
26…第4半導体領域、ギャップ領域
30…溝
40…第1絶縁膜
50…導電体
60…層間絶縁膜
110……活性領域、アクティブセル領域
120…不活性領域、接合終端領域
Claims (16)
- 活性領域と不活性領域を有する第1導電型の第1半導体領域と、
前記活性領域において、前記第1半導体領域に設けられた第2導電型の第2半導体領域と、
前記不活性領域において、前記第1半導体領域に設けられた第2導電型の第3半導体領域と、
前記第3半導体領域に挟まれ、前記第1半導体領域に設けられた第2導電型の第4半導体領域と、を備え、
前記活性領域は、離隔した隣り合う前記第2半導体領域の第1の幅を有し、
前記不活性領域は、前記第3半導体領域に挟まれた第4半導体領域の第2の幅を有する、半導体装置。 - 前記第4半導体領域の不純物濃度は、前記第3半導体領域の不純物濃度よりも高い、
請求項1に記載の半導体装置。 - 前記第3半導体領域の不純物濃度は、
1x1015cm-3~1x1019cm-3である、
請求項2に記載の半導体装置。 - 前記第4半導体領域の不純物濃度は、
1x1019cm-3~1x1022cm-3である、
請求項2に記載の半導体装置。 - 前記第4半導体領域の接合深さは、前記第3半導体領域の接合深さよりも浅い、
請求項1に記載の半導体装置。 - 前記第4半導体領域の接合深さは、
0.1μm~2μmである、
請求項5に記載の半導体装置。 - 前記第3半導体領域の接合深さは、
0.5μm~3μmである、
請求項5に記載の半導体装置。 - 前記第2の幅は、前記第1の幅よりも広い、
請求項1に記載の半導体装置。 - 前記第2の幅の上限値は、
前記第2の幅に広がる空乏層がパンチスルーしない幅である、
請求項1に記載の半導体装置。 - 第2の幅WGAP/第1の幅WDPの値は、
1<(第2の幅WGAP/第1の幅WDP)<(第2の幅WGAPに広がる空乏層がパンチスルーしない第2の幅WGAP/第1の幅WDP) (1)
式(1)で規定される、請求項1に記載の半導体装置。 - (第2の幅WGAPに広がる空乏層がパンチスルーしない第2の幅WGAP/第1の幅WDP)の値は、2以下である、請求項10に記載の半導体装置。
- 前記不活性領域は、
前記第3半導体領域に挟まれた複数の前記第4半導体領域を有する、
請求項1に記載の半導体装置。 - 前記第1半導体領域、前記第2半導体領域、第3半導体領域、及び第4半導体領域を有する半導体基板を備え、
前記半導体基板の材料は、
シリコン、シリコンカーバイド、窒化物半導体、酸化物半導体の群から選ばれる少なくとも1つの材料を含む、請求項1に記載の半導体装置。 - ブレークダウン電圧は、
前記第4半導体領域と接する前記第3半導体領域の付近で発生するアバランシェブレークダウンによって決まる、
請求項1に記載の半導体装置。 - 前記第4半導体領域と接する前記第3半導体領域で発生するアバランシェブレークダウンによる耐圧は、
前記第2半導体領域の付近で発生するアバランシェブレークダウンによる耐圧よりも小さい、
請求項1に記載の半導体装置。 - 前記第4半導体領域と接する前記第3半導体領域で発生するアバランシェブレークダウンによる耐圧は、
前記第3半導体領域の終端部付近で発生するアバランシェブレークダウンによる耐圧よりも小さい、
請求項1に記載の半導体装置。
Priority Applications (1)
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---|---|---|---|
PCT/JP2022/046077 WO2024127564A1 (ja) | 2022-12-14 | 2022-12-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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PCT/JP2022/046077 WO2024127564A1 (ja) | 2022-12-14 | 2022-12-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2024127564A1 true WO2024127564A1 (ja) | 2024-06-20 |
Family
ID=91484697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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PCT/JP2022/046077 WO2024127564A1 (ja) | 2022-12-14 | 2022-12-14 | 半導体装置 |
Country Status (1)
Country | Link |
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WO (1) | WO2024127564A1 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018006630A (ja) * | 2016-07-05 | 2018-01-11 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
WO2018029951A1 (ja) * | 2016-08-08 | 2018-02-15 | 三菱電機株式会社 | 半導体装置 |
WO2020235676A1 (ja) * | 2019-05-23 | 2020-11-26 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
-
2022
- 2022-12-14 WO PCT/JP2022/046077 patent/WO2024127564A1/ja unknown
Patent Citations (3)
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