JP7431079B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
本開示は、半導体装置及び半導体装置の製造方法に関する。
従来、ガードリングや、フィールドプレートといった耐圧維持構造を有した半導体装置が知られている（特許文献１）。
フィールドプレートを金属で構成するには成膜後に不要部分をエッチングにより除去する必要がある。フィールドプレートをウェットエッチングで形成すると、ウェットエッチングの加工精度に依存したフィールドプレートが構成される。
本開示の１つの態様の半導体装置は、素子領域と、前記素子領域を取り囲む周囲領域と、を有し、前記周囲領域は、ガードリングを有する半導体層と、前記半導体層の表面のうち前記ガードリング以外の少なくとも一部を覆う、前記半導体層上に位置する絶縁体層と、
前記絶縁体層上に位置する上部半導体層と、を有し、前記上部半導体層は、高抵抗部と、前記高抵抗部より不純物濃度が高く、前記ガードリング近傍に位置する低抵抗部と、を有する。
前記絶縁体層上に位置する上部半導体層と、を有し、前記上部半導体層は、高抵抗部と、前記高抵抗部より不純物濃度が高く、前記ガードリング近傍に位置する低抵抗部と、を有する。
以下に本開示の一実施形態につき図面を参照して説明する。
〔半導体装置〕
まず、図１を参照して本発明の一実施形態の半導体装置につき説明する。図示するのは、デバイス中心から外縁までの半身断面図である。
図１に示すように本実施形態の半導体装置１Ａは、半導体基板１０と、半導体層１１と、下部電極１２とを有する。
半導体層１１は半導体基板１０上に積層されており、Ｎ型である。
半導体層１１は、素子領域Ａに形成されたＰ型領域１１Ｐと、素子領域Ａを取り囲む周囲領域Ｂに形成されたＰ型のガードリング１１Ｇと、同じく、周囲領域Ｂに形成されたＮ＋型のチャネルストッパ１１Ｓとを含む。
ガードリング１１Ｇは、素子領域Ａを取り囲むようにリング状に形成されている。チャネルストッパ１１Ｓは、ガードリング１１Ｇを取り囲むようにリング状に形成されている。ガードリング１１ＧとＰ型領域１１Ｐとの間、及びガードリング１１Ｇとチャネルストッパ１１Ｓとの間にＮ型領域１１Ｎが介在し、半導体層１１の表面に達している。
まず、図１を参照して本発明の一実施形態の半導体装置につき説明する。図示するのは、デバイス中心から外縁までの半身断面図である。
図１に示すように本実施形態の半導体装置１Ａは、半導体基板１０と、半導体層１１と、下部電極１２とを有する。
半導体層１１は半導体基板１０上に積層されており、Ｎ型である。
半導体層１１は、素子領域Ａに形成されたＰ型領域１１Ｐと、素子領域Ａを取り囲む周囲領域Ｂに形成されたＰ型のガードリング１１Ｇと、同じく、周囲領域Ｂに形成されたＮ＋型のチャネルストッパ１１Ｓとを含む。
ガードリング１１Ｇは、素子領域Ａを取り囲むようにリング状に形成されている。チャネルストッパ１１Ｓは、ガードリング１１Ｇを取り囲むようにリング状に形成されている。ガードリング１１ＧとＰ型領域１１Ｐとの間、及びガードリング１１Ｇとチャネルストッパ１１Ｓとの間にＮ型領域１１Ｎが介在し、半導体層１１の表面に達している。
さらに半導体装置１Ａは、絶縁体層１３と、上部半導体層１４と、上部電極１５と、チャネルストッパ電極１６とを有する。
絶縁体層１３は、周囲領域Ｂにおいて半導体層１１上に位置する。但し、ガードリング１１Ｇ及びチャネルストッパ１１Ｓを露出させるために開口している。絶縁体層１３の中央開口を介して上部電極１５がＰ型領域１１Ｐに接合している。上部電極１５の外縁部は絶縁体層１３の内縁部上に載っている。
絶縁体層１３は、ガードリング１１Ｇを有する周囲領域Ｂの半導体層１１Ｂの表面のうち、ガードリング以外の少なくとも一部を覆う。絶縁体層１３は、半導体層１１Ｂにおいてガードリング１１Ｇに隣接する逆導電型領域（Ｎ型領域１１Ｎ）上を覆う。
絶縁体層１３は、周囲領域Ｂにおいて半導体層１１上に位置する。但し、ガードリング１１Ｇ及びチャネルストッパ１１Ｓを露出させるために開口している。絶縁体層１３の中央開口を介して上部電極１５がＰ型領域１１Ｐに接合している。上部電極１５の外縁部は絶縁体層１３の内縁部上に載っている。
絶縁体層１３は、ガードリング１１Ｇを有する周囲領域Ｂの半導体層１１Ｂの表面のうち、ガードリング以外の少なくとも一部を覆う。絶縁体層１３は、半導体層１１Ｂにおいてガードリング１１Ｇに隣接する逆導電型領域（Ｎ型領域１１Ｎ）上を覆う。
半導体装置１Ａは、ＦＲＤ（Fast Recovery Diode）を含む種々のダイオード、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体デバイスとして構成される。素子領域Ａの構造はデバイス種によって異なる。周囲領域Ｂは、耐圧維持領域として本実施形態で説明する構造を共通して利用し得る。
上部半導体層１４は、高抵抗部１４ａと、低抵抗部１４ｂとを有する。上部半導体層１４は、例えばアモルファスシリコンである。
低抵抗部１４ｂは、高抵抗部１４ａより不純物濃度が高く、ガードリング１１Ｇ近傍に位置する。本実施形態の半導体装置１Ａにあっては、低抵抗部１４ｂはガードリング１１Ｇに接続されている。
低抵抗部１４ｂは、逆電圧印加時に素子領域Ａから延びる空乏層を周囲領域に広げるためのフィールドプレートとして機能する。低抵抗部１４ｂは、低抵抗部１４ｂ近傍のガードリング１１Ｇより外側に延在する延在部１４ｂ１を有し、延在部１４ｂ１と半導体層１１Ｂの間には、絶縁体層１３が介在する。かかる構造により低抵抗部１４ｂは、フィールドプレートとして良好に機能する。
低抵抗部１４ｂのフィールドプレートとして機能を鑑み、低抵抗部１４ｂは１００ｍΩ以下とする。低抵抗部１４ｂと周囲との絶縁性を鑑み、高抵抗部１４ａは１０Ω～１０００Ωとする。なお、上部半導体層１４のような半導体層は、半絶縁体層と呼ばれることもある。
低抵抗部１４ｂは、高抵抗部１４ａより不純物濃度が高く、ガードリング１１Ｇ近傍に位置する。本実施形態の半導体装置１Ａにあっては、低抵抗部１４ｂはガードリング１１Ｇに接続されている。
低抵抗部１４ｂは、逆電圧印加時に素子領域Ａから延びる空乏層を周囲領域に広げるためのフィールドプレートとして機能する。低抵抗部１４ｂは、低抵抗部１４ｂ近傍のガードリング１１Ｇより外側に延在する延在部１４ｂ１を有し、延在部１４ｂ１と半導体層１１Ｂの間には、絶縁体層１３が介在する。かかる構造により低抵抗部１４ｂは、フィールドプレートとして良好に機能する。
低抵抗部１４ｂのフィールドプレートとして機能を鑑み、低抵抗部１４ｂは１００ｍΩ以下とする。低抵抗部１４ｂと周囲との絶縁性を鑑み、高抵抗部１４ａは１０Ω～１０００Ωとする。なお、上部半導体層１４のような半導体層は、半絶縁体層と呼ばれることもある。
以上の本実施形態の半導体装置１Ａによれば、上部半導体層１４内領域である低抵抗部１４ｂがフィールドプレートとして機能するから、フィールドプレートを金属で構成する必要が無く、金属膜の不要部分をエッチングにより除去する必要もない。フィールドプレートをウェットエッチングで形成することもないので、ウェットエッチングの加工精度に依存したフィールドプレートが構成されることもない。具体的には以下に説明するように上部半導体層１４へのイオン注入により低抵抗部１４ｂを精度よく形成することができる。
〔半導体装置の製造方法〕
以上説明した半導体装置１Ａを成果物の例として半導体装置の製造方法につき説明する。
まず、図２に示すような半導体基板１０上の半導体層１１に対して、図３に示すように絶縁体層１３を約１μｍ形成する。例えば、半導体層１１はＳｉで、絶縁体層１３はＳｉＯ２であり、熱酸化法による酸化膜として絶縁体層１３を形成する。
以上説明した半導体装置１Ａを成果物の例として半導体装置の製造方法につき説明する。
まず、図２に示すような半導体基板１０上の半導体層１１に対して、図３に示すように絶縁体層１３を約１μｍ形成する。例えば、半導体層１１はＳｉで、絶縁体層１３はＳｉＯ２であり、熱酸化法による酸化膜として絶縁体層１３を形成する。
次に図４に示すように絶縁体層１３をエッチングして開口する。
次に図５に示すようにＰ型不純物を導入して、熱処理により拡散し図６に示すようにＰ型領域１１Ｐ、１１Ｇを形成する。これにより半導体層１１に、素子領域及びガードリング１１Ｇを形成する。素子領域の形成は、デバイス種によりさらに複雑なプロセスを経る。
次に図７に示すように絶縁体層１３をエッチングして開口し、Ｎ型不純物を導入して、熱処理により拡散し図８に示すようにチャネルストッパ１１Ｓを形成する。
次に図９に示すように絶縁体層１３をエッチングして開口し、アルミニウム等からなる金属層１７（上部電極１５、チャネルストッパ電極１６を含む）を形成する。ここでは、絶縁体層１３上及び当該絶縁体層１３の開口に位置する半導体層１１上に金属層１７を形成する工程と、ガードリング１１Ｇの上方を含む金属層１７の一部をウェットエッチングして、素子領域Ａを取り囲む周囲領域Ｂの開口１８を形成する工程とを実施し、図１０に示すように上部電極１５と、チャネルストッパ電極１６とを形成する。
次に図１１に示すように絶縁体層１３をエッチングして開口し、上部半導体層１４としてのアモルファスシリコンを堆積する。ここで、図１０に示した周囲領域の開口１８に位置する絶縁体層１３上に上部半導体層１４を形成する。
次に図１２に示すようにマスクを用いて選択的に上部半導体層１４に不純物をイオン注入法により導入して、熱処理により拡散し低抵抗部１４ｂを形成する。熱処理温度は金属層（１５，１６）が融けない温度とする。選択されるのはガードリング１１Ｇ近傍に位置する一部である。残った部分は相対的に高抵抗部１４ａとなる。ここで、不純物は、ボロン、ヒ素、リンのうちのいずれかとする。
次に上部半導体層１４の不要な部分をエッチングして除去し、半導体基板１０の裏面に下部電極１２を形成するなどして図１に示した半導体装置１Ａを完成させる。
次に図５に示すようにＰ型不純物を導入して、熱処理により拡散し図６に示すようにＰ型領域１１Ｐ、１１Ｇを形成する。これにより半導体層１１に、素子領域及びガードリング１１Ｇを形成する。素子領域の形成は、デバイス種によりさらに複雑なプロセスを経る。
次に図７に示すように絶縁体層１３をエッチングして開口し、Ｎ型不純物を導入して、熱処理により拡散し図８に示すようにチャネルストッパ１１Ｓを形成する。
次に図９に示すように絶縁体層１３をエッチングして開口し、アルミニウム等からなる金属層１７（上部電極１５、チャネルストッパ電極１６を含む）を形成する。ここでは、絶縁体層１３上及び当該絶縁体層１３の開口に位置する半導体層１１上に金属層１７を形成する工程と、ガードリング１１Ｇの上方を含む金属層１７の一部をウェットエッチングして、素子領域Ａを取り囲む周囲領域Ｂの開口１８を形成する工程とを実施し、図１０に示すように上部電極１５と、チャネルストッパ電極１６とを形成する。
次に図１１に示すように絶縁体層１３をエッチングして開口し、上部半導体層１４としてのアモルファスシリコンを堆積する。ここで、図１０に示した周囲領域の開口１８に位置する絶縁体層１３上に上部半導体層１４を形成する。
次に図１２に示すようにマスクを用いて選択的に上部半導体層１４に不純物をイオン注入法により導入して、熱処理により拡散し低抵抗部１４ｂを形成する。熱処理温度は金属層（１５，１６）が融けない温度とする。選択されるのはガードリング１１Ｇ近傍に位置する一部である。残った部分は相対的に高抵抗部１４ａとなる。ここで、不純物は、ボロン、ヒ素、リンのうちのいずれかとする。
次に上部半導体層１４の不要な部分をエッチングして除去し、半導体基板１０の裏面に下部電極１２を形成するなどして図１に示した半導体装置１Ａを完成させる。
以上の本実施形態の半導体装置の製造方法によれば、低抵抗部１４ｂをイオン注入法により形成することができる。
イオン注入法は、ウェットエッチングより精度が高いので、フィールドプレートを上部電極１５及びチャネルストッパ電極１６と同じ工程で、金属層１７に対するウェットエッチングにより形成する場合に比較して、フィールドプレートとして機能する低抵抗部１４ｂを精度良く形成することができる。
イオン注入法は、ウェットエッチングより精度が高いので、フィールドプレートを上部電極１５及びチャネルストッパ電極１６と同じ工程で、金属層１７に対するウェットエッチングにより形成する場合に比較して、フィールドプレートとして機能する低抵抗部１４ｂを精度良く形成することができる。
〔その他の実施形態等〕
上記製造方法により低抵抗部１４ｂを精度良く形成することができるので、以下の構成の半導体装置とすることも容易である。
例えば、図１３に示す半導体装置１Ｂは、半導体層１１にガードリング１１Ｇを２以上有する構成である。このような半導体装置１Ｂにおいて上部半導体層１４は、２以上のガードリングに対応して低抵抗部１４ｂを２以上有する。互いに隣接する低抵抗部１４ｂ，１４ｂの間の距離Ｓ１が４０μｍ以下であるものとすることができる。
低抵抗部１４ｂにより２本以上のフィールドプレートを微細に構成することがき、ガードリングとこれに対応したフィールドプレートの本数が増えてもチップサイスを小さく抑えることができる。
上記製造方法により低抵抗部１４ｂを精度良く形成することができるので、以下の構成の半導体装置とすることも容易である。
例えば、図１３に示す半導体装置１Ｂは、半導体層１１にガードリング１１Ｇを２以上有する構成である。このような半導体装置１Ｂにおいて上部半導体層１４は、２以上のガードリングに対応して低抵抗部１４ｂを２以上有する。互いに隣接する低抵抗部１４ｂ，１４ｂの間の距離Ｓ１が４０μｍ以下であるものとすることができる。
低抵抗部１４ｂにより２本以上のフィールドプレートを微細に構成することがき、ガードリングとこれに対応したフィールドプレートの本数が増えてもチップサイスを小さく抑えることができる。
また、低抵抗部１４ｂに隣接する素子領域Ａの金属電極（１５）と当該低抵抗部１４ｂとの間の距離Ｓ２（代表して図１３に図示）が４０μｍ以下である半導体装置とすることができる。これによっても、チップサイスを小さく抑えることができる。
また、低抵抗部１４ｂに隣接するチャネルストッパ電極１６と当該低抵抗部１４ｂとの間の距離Ｓ３（代表して図１３に図示）が４０μｍ以下である半導体装置とすることができる。これによっても、チップサイスを小さく抑えることができる。
また、低抵抗部１４ｂに隣接するチャネルストッパ電極１６と当該低抵抗部１４ｂとの間の距離Ｓ３（代表して図１３に図示）が４０μｍ以下である半導体装置とすることができる。これによっても、チップサイスを小さく抑えることができる。
さらにチャネルストッパ電極１６に隣接する金属は、素子領域Ａの金属電極（１５）であり、当該チャネルストッパ電極１６と当該金属電極（１５）と間の距離Ｓ４（代表して図１３に図示）が４０μｍ以上である半導体装置とすることができる。
半導体層１１の表面上で外側から中心に向かって存在する金属は、チャネルストッパ電極１６の次が素子領域Ａの金属電極（１５）であり、表面の金属電極の構成が簡素化するので、チップサイスを小さく抑えることができる。
半導体層１１の表面上で外側から中心に向かって存在する金属は、チャネルストッパ電極１６の次が素子領域Ａの金属電極（１５）であり、表面の金属電極の構成が簡素化するので、チップサイスを小さく抑えることができる。
図１４に示すようにフィールドプレートとして機能する低抵抗部１４ｂと、その下のガードリング１１Ｇとの間が絶縁体層１３によって絶縁された非接続状態のフローティング構造である半導体装置１Ｃを実施してもよい。
この場合の製造方法としては、上記製造方法において、ガードリング１１Ｇ上の絶縁体層１３を開口せずに上部半導体層１４としてのアモルファスシリコンを堆積する。
この場合の製造方法としては、上記製造方法において、ガードリング１１Ｇ上の絶縁体層１３を開口せずに上部半導体層１４としてのアモルファスシリコンを堆積する。
図１５に示すようにフィールドプレートの一部を構成する金属層１９がガードリング１１Ｇに接続された半導体装置１Ｄを実施してもよい。
この場合の製造方法としては、上記製造方法において、ガードリング１１Ｇ上の絶縁体層１３を開口して金属層１７で覆い、その後ウェットエッチングして上部電極１５、チャネルストッパ電極１６とともに金属層１９が残るように形成する。
この場合も低抵抗部１４ｂはイオン注入により高精度に形成できるので、距離Ｓ３等を小さくでき、チップサイスを小さく抑えることができる。
この場合の製造方法としては、上記製造方法において、ガードリング１１Ｇ上の絶縁体層１３を開口して金属層１７で覆い、その後ウェットエッチングして上部電極１５、チャネルストッパ電極１６とともに金属層１９が残るように形成する。
この場合も低抵抗部１４ｂはイオン注入により高精度に形成できるので、距離Ｓ３等を小さくでき、チップサイスを小さく抑えることができる。
また、以上の半導体装置１Ａ，１Ｃ，１Ｄにおいて上部半導体層１４と、金属層１７の積層順を逆にして、それぞれ順に図１６に示す半導体装置１Ａ２、図１７に示す半導体装置１Ｃ２、図１８に示す半導体装置１Ｄ２も実施することができる。
この場合、上部半導体層１４に導入した不純物を拡散（活性化）するための熱処理をした後に、金属層１７（１５，１６）を形成することができるので、当該熱処理の温度は金属層１７（１５，１６）が融けない温度に制限されないという利点がある。
いずれにしても低抵抗部１４ｂとこれに隣接する導電体との間を高精度に形成することができ、チップサイスを小さく抑えることができる。
この場合、上部半導体層１４に導入した不純物を拡散（活性化）するための熱処理をした後に、金属層１７（１５，１６）を形成することができるので、当該熱処理の温度は金属層１７（１５，１６）が融けない温度に制限されないという利点がある。
いずれにしても低抵抗部１４ｂとこれに隣接する導電体との間を高精度に形成することができ、チップサイスを小さく抑えることができる。
以上本開示の実施形態を説明したが、この実施形態は、例として示したものであり、この他の様々な形態で実施が可能であり、発明の要旨を逸脱しない範囲で、構成要素の省略、置き換え、変更を行うことができる。
１Ａ 半導体装置
１Ａ２ 半導体装置
１Ｂ 半導体装置
１Ｃ 半導体装置
１Ｃ２ 半導体装置
１Ｄ 半導体装置
１Ｄ２ 半導体装置
１０ 半導体基板
１１ 半導体層
１１Ｇ ガードリング
１１Ｎ Ｎ型領域
１１Ｐ Ｐ型領域
１１Ｓ チャネルストッパ
１２ 下部電極
１３ 絶縁体層
１４ 上部半導体層
１４ａ 高抵抗部
１４ｂ 低抵抗部
１４ｂ１ 延在部
１５ 上部電極
１６ チャネルストッパ電極
Ａ 素子領域
Ｂ 周囲領域
１Ａ２ 半導体装置
１Ｂ 半導体装置
１Ｃ 半導体装置
１Ｃ２ 半導体装置
１Ｄ 半導体装置
１Ｄ２ 半導体装置
１０ 半導体基板
１１ 半導体層
１１Ｇ ガードリング
１１Ｎ Ｎ型領域
１１Ｐ Ｐ型領域
１１Ｓ チャネルストッパ
１２ 下部電極
１３ 絶縁体層
１４ 上部半導体層
１４ａ 高抵抗部
１４ｂ 低抵抗部
１４ｂ１ 延在部
１５ 上部電極
１６ チャネルストッパ電極
Ａ 素子領域
Ｂ 周囲領域
Claims (11)
- 素子領域と、
前記素子領域を取り囲む周囲領域と、を有し、
前記周囲領域は、
ガードリングを有する半導体層と、
前記半導体層の表面のうち前記ガードリング以外の少なくとも一部を覆う、前記半導体層上に位置する絶縁体層と、
前記絶縁体層上に位置する上部半導体層と、を有し、
前記上部半導体層は、
高抵抗部と、
前記高抵抗部より不純物濃度が高く、前記ガードリング近傍に位置する低抵抗部と、を有する、
半導体装置。 - 前記半導体層は、前記ガードリングを２以上有し、
前記上部半導体層は、２以上のガードリングに対応して前記低抵抗部を２以上有し、
互いに隣接する前記低抵抗部の間の距離が４０μｍ以下である、
請求項１に記載の半導体装置。 - 前記低抵抗部に隣接する前記素子領域の金属電極と当該低抵抗部との間の距離が４０μｍ以下である、
請求項１又は請求項２に記載の半導体装置。 - 前記低抵抗部に隣接するチャネルストッパ電極と当該低抵抗部との間の距離が４０μｍ以下である、
請求項１から請求項３のうちいずれか一に記載の半導体装置。 - チャネルストッパ電極に隣接する金属は、前記素子領域の金属電極であり、
当該チャネルストッパ電極と当該金属電極と間の距離が４０μｍ以上である、
請求項１から請求項４のうちいずれか一に記載の半導体装置。 - 前記上部半導体層は、アモルファスシリコンである、
請求項１から請求項５のうちいずれか一に記載の半導体装置。 - 前記不純物は、ボロン、ヒ素、リンのうちのいずれかである、
請求項１から請求項６のうちいずれか一に記載の半導体装置。 - 前記低抵抗部は、当該低抵抗部近傍の前記ガードリングより外側に延在する延在部を有し、
前記延在部と前記半導体層の間には、前記絶縁体層が介在する、
請求項１から請求項７のうちいずれか一に記載の半導体装置。 - 半導体層に、素子領域及びガードリングを形成する工程と、
前記半導体層上に、当該半導体層の表面のうち前記ガードリング以外の少なくとも一部の領域を覆う絶縁体層を形成する工程と、
前記絶縁体層上に上部半導体層を形成する工程と、
前記上部半導体層のうち前記ガードリング近傍に位置する一部に不純物を導入する工程と、
を有する半導体装置の製造方法。 - 半導体層に、素子領域及びガードリングを形成する工程と、
前記半導体層上に、当該半導体層の表面のうち前記ガードリング以外の少なくとも一部の領域を覆う絶縁体層を形成する工程と、
前記絶縁体層上及び当該絶縁体層の開口に位置する前記半導体層上に金属層を形成する工程と、
前記ガードリングの上方を含む前記金属層の一部をウェットエッチングして、前記素子領
域を取り囲む周囲領域の開口を形成する工程と、
前記周囲領域の開口に位置する前記絶縁体層上に上部半導体層を形成する工程と、
前記上部半導体層のうち前記ガードリング近傍に位置する一部に不純物を導入する工程と、
を有する半導体装置の製造方法。 - 前記不純物の導入をイオン注入法により行う請求項９又は請求項１０に記載の半導体装置の製造方法。
Priority Applications (1)
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