JP6730078B2 - 半導体装置 - Google Patents
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Description
また、この発明の一実施形態では、前記等電位リング電極は、前記第1コンタクト孔を通り、前記チャネルストッパを貫通して前記第2導電型層に達する深さまで延びており、前記等電位リング電極の下端が、前記第2導電型層内において前記チャネルストッパよりも下方に位置している。
また、この発明の一実施形態では、前記第2フィールドプレートは、前記第2コンタクト孔の直下に凹部を有し、当該凹部に前記等電位リング電極が入り込んでいる。
この発明の一実施形態では、前記絶縁膜が、前記第1フィールドプレートと前記半導体基板との間において第1厚さを有しており、前記第2フィールドプレートと前記半導体基板との間において前記第1厚さよりも薄い第2厚さを有している。
この発明の一実施形態では、前記半導体装置が、前記素子領域に形成され、前記第1導電型とは反対の第2導電型のチャネル領域を含むMOSFETと、前記MOSFETのゲート−ソース間に接続された保護ダイオードとをさらに含む。そして、前記保護ダイオードが、前記半導体基板上に前記絶縁膜を介して前記第2フィールドプレートと同じ層に形成されたポリシリコン膜からなる。
この発明の一実施形態では、前記第1フィールドプレートおよび前記第2フィールドプレートの直下において、前記半導体基板の表面が前記第1導電型の領域である。
図1は、この発明の一実施形態に係る半導体装置の平面図である。半導体装置1は、ゲート電極2と、ソース電極3とを上面に有している。半導体装置1は、平面視においてほぼ矩形である。ゲート電極2は、ほぼ矩形のパッド部21と、パッド部21から線状に延びたセル接続部22とを有している。セル接続部22は、半導体装置1の長手方向に沿って延び、半導体装置1の上面をほぼ二等分するように直線状に延びている。パッド部21は、セル接続部22の一端に連続しており、平面視における半導体装置1の一短辺の中央部近傍に、一辺を沿わせて配置されている。ソース電極3は、ゲート電極2に対してギャップ4を挟んで設けられている。ソース電極3は、ゲート電極2を挟んで対称な第1部分31および第2部分32と、パッド部21をまわり込んで第1および第2部分31,32を接続する連結部33とを含む。第1および第2部分31,32は、パッド部21の内方に向かって突出した突出部34,35をそれぞれ有し、それに応じてパッド部21の対応部分がその内方に向かって窪んでいる。また、連結部33は、パッド部21の内方に向かって突出しており、それに応じてパッド部21の対応部分がその内方に向かって窪んでいる。
素子領域11は、半導体基板13に能動素子が形成された領域である。この実施形態では、素子領域11には、トレンチゲート型縦型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)が形成されており、それによって、この半導体装置1は、個別MOSFETチップを構成している。より具体的には、素子領域11には、複数のMOSFETセル15が形成されており、それらの複数のMOSFETセル15のソースがソース電極3に共通に接続され、それらのゲートがゲート電極2に共通に接続され、それらのドレインがドレイン電極5(図4参照)に共通に接続されている。
外周領域12には、素子領域11を取り囲む環状のp型ガードリング24(いわゆるフィールド・リミティング・リング)が多重に形成されている。p型ガードリング24は、半導体基板13の表層部に形成された環状のp型領域である。図2に二点鎖線で示すソース電極3は、半導体基板13の表面を覆う層間絶縁膜6(図4参照。図2では図示を省略)上に形成されており、この層間絶縁膜6を挟んで素子領域11を覆い、かつ内側のいくつかのp型ガードリング24の上方にまで延びている。最外周のp型ガードリング24の外側には、ソース電極3から間隔を開けて、等電位リング電極25が配置されている。等電位リング電極25は、半導体装置1のほぼ最外周に位置し、半導体装置1の表面外周縁の全周に渡って連続するリング状の電極である。等電位リング電極25の下方には、半導体基板13内にn+型チャネルストッパ26が半導体基板13の表面に露出するように形成されている。n+型チャネルストッパ26は、半導体装置1の外周に沿って、その全周に渡って形成された環状のn型領域である。等電位リング電極25は、半導体基板13の表面を覆う層間絶縁膜6(図5参照。図2では図示を省略)上に形成されており、層間絶縁膜6に形成された第1コンタクト孔27を介してn+型チャネルストッパ26に接続されている。第1コンタクト孔27は、n+型チャネルストッパ26に沿って、半導体基板13の外周部の全周にわたる環状パターンで開口している。
半導体基板13の表面に第1層間絶縁膜61(図6参照。図3では図示省略)が形成されており、その第1層間絶縁膜61上にポリシリコン膜40が形成されている。ポリシリコン膜40は、たとえばn型不純物であるリンの導入によってn型に制御されている。ポリシリコン膜40は、パッド部21において矩形(この実施形態ではほぼ正方形)に形成されている。この矩形のポリシリコン膜40において、対向する2辺の近傍には、ソース電極3との接続のための第1コンタクト部41A,41B,41C(総称するときには「第1コンタクト部41」という。)が設けられている。第1コンタクト部41は、半導体基板13の終端部近傍でポリシリコン膜40の一辺に沿って延びる第1部分41Aと、当該一辺に対向する辺に沿って延びる第2部分41Bおよび第3部分41Cとを含む。第2部分41Bおよび第3部分41Cは、ゲート電極2のセル接続部22を挟んで分離されている。
図4は、素子領域11の具体的な構造例を示す部分拡大断面図である。半導体基板13は、n+型シリコン基板13a上にn−型エピタキシャル層13bを成長させて構成されており、これらがドレイン領域を構成している。n−型エピタキシャル層13bの表層部分にはp型チャネル領域50(ボディ領域)が形成されている。n−型エピタキシャル層13bには、その表面からp型チャネル領域50を貫通してドレイン領域に至るゲートトレンチ16が形成されている。ゲートトレンチ16の内面にはゲート絶縁膜51が形成されている。そのゲート絶縁膜の内方にゲート導体20が埋め込まれている。ゲートトレンチ16の周縁部には、p型チャネル領域50の表層部に、n+型ソース領域52が形成されている。すなわち、ゲートトレンチ16は、n+型ソース領域52およびp型チャネル領域50を貫通している。ゲート導体20は、その上部がn+型ソース領域52に対向し、その中間部がp型チャネル領域50に対向し、その下部がn−型エピタキシャル層13b(ドレイン領域)に対向している。ゲート導体20およびn+型ソース領域52の一部を覆うように層間絶縁膜6が形成されている。この層間絶縁膜6には、n+型ソース領域52の一部を露出させるコンタクト孔63が形成されている。コンタクト孔63から露出する領域にp+型チャネルコンタクト層53が形成されている。p+型チャネルコンタクト層53は、n+型ソース領域52を貫通してp型チャネル領域50に接合している。ソース電極3は、層間絶縁膜6上に形成され、コンタクト孔63を介して、p+型チャネルコンタクト層53およびn+型ソース領域52に接合されている。
図5は、外周領域12の構造例を説明するための断面図である。外周領域12にはp型チャネル領域50は形成されておらず、n−型エピタキシャル層13bが半導体基板13の表面に露出している。n−型エピタキシャル層13bには、終端領域の近傍に、n型(n+型)チャネルストッパ26が形成されている。半導体基板13の表面に形成された層間絶縁膜6には、n+型チャネルストッパ26を露出させる第1コンタクト孔27が形成されている。この実施形態では、第1コンタクト孔27に連続するように半導体基板13に凹部64が形成されており、この凹部64はn+型チャネルストッパ26を貫通している。したがって、凹部64の側壁においてn+型チャネルストッパ26が露出している。凹部64の底部付近にはp+型層65が形成されている。このp+型層65は、p+型チャネルコンタクト層53(図5参照)の形成時に同時に形成される高濃度p型層である。層間絶縁膜6上に等電位リング電極25が形成されており、この等電位リング電極25が、第1コンタクト孔27を介してn+型チャネルストッパ26に接続されている。n+型チャネルストッパ26は、n−型エピタキシャル層13bに接しているので、等電位リング電極25は、pn接合を介することなく、ドレイン領域(n−型エピタキシャル層13bおよびn+型シリコン基板13a)と直接コンタクトしている。等電位リング電極25は、第1コンタクト孔27を通り、n + 型チャネルストッパ26を貫通してp + 型層65に達する深さまで延びており、等電位リング電極25の下端は、p + 型層65内にあり、n + 型チャネルストッパ26よりも下方に位置している。
等電位リング電極25は、ポリシリコンフィールドプレート28よりも内方(素子領域11寄り)の領域まで延び、第2層間絶縁膜62を介してn−型エピタキシャル層13bの表面に対向するフィールドプレート部30を一体的に有している。フィールドプレート部30が第2層間絶縁膜62を介してn−型エピタキシャル層13bに対向しているのに対して、ポリシリコンフィールドプレート28は第1層間絶縁膜61を介してn−型エピタキシャル層13bに対向している。フィールドプレート部30と半導体基板13との間の層間絶縁膜6の第1厚さT1(第2層間絶縁膜62の厚さ)は、ポリシリコンフィールドプレート28と半導体基板13との間の絶縁膜の第2厚さT2(第1層間絶縁膜61の厚さ)よりも厚い。
ゲートトレンチ16、ゲート絶縁膜51およびゲート導体20などを含むゲート構造を形成(S1)した後、素子領域11および外周領域12に第1層間絶縁膜61が形成される(S2)。第1層間絶縁膜61は、CVD(Chemical Vapor Deposition)法によって形成された酸化シリコン膜であってもよく、その膜厚はたとえば3000Å程度(第2厚さT2)であってもよい。この第1層間絶縁膜61上にポリシリコン膜40(たとえば膜厚6000Å)が形成され(S3)、p型イオンが全面に注入される。
また、この実施形態では、素子領域11に形成されたMOSFETのゲート−ソース間に接続された保護ダイオード45がポリシリコン膜40からなり、そのポリシリコン膜40と同じ層にポリシリコンフィールドプレート28が形成されている。したがって、保護ダイオード45とポリシリコンフィールドプレート28とを同時に形成できるので、製造工程を簡単にすることができる。
また、この実施形態では、外周領域12にはp型チャネル領域50と同等のp型領域がn−型エピタキシャル層13bに形成されておらず、フィールドプレート部30およびポリシリコンフィールドプレート28の直下における半導体基板13の表面がn−型の領域となっている。これにより、半導体基板13の表面を通るリークパスが形成されることを回避できるので、信頼性の高い半導体装置1を実現できる。
2 ゲート電極
3 ソース電極
4 ギャップ
5 ドレイン電極
6 層間絶縁膜
61 第1層間絶縁膜
62 第2層間絶縁膜
7 パッシベーション膜
11 素子領域
12 外周領域
13 半導体基板
13a n+型シリコン基板
13b n−型エピタキシャル層
15 MOSFETセル
16 ゲートトレンチ
20 ゲート導体
24 p型ガードリング
25 等電位リング電極
26 n型チャネルストッパ
26a 内縁
27 第1コンタクト孔
28 ポリシリコンフィールドプレート
28a 外縁
29 第2コンタクト孔
30 フィールドプレート部
40 ポリシリコン膜
41(41A,41B,41C) 第1コンタクト部
42 第2コンタクト部
43 環状p型領域
44 環状n型領域
45 保護ダイオード
50 p型チャネル領域
51 ゲート絶縁膜
52 n+型ソース領域
53 p+型チャネルコンタクト層
63 コンタクト孔
64 凹部
65 p+型層
66 コンタクト孔
67 コンタクト孔
72〜76 レジストマスク
80 金属膜
T1 第1厚さ
T2 第2厚さ
Claims (7)
- 第1導電型の半導体基板と、
前記半導体基板に形成された能動素子を含む素子領域と、
前記素子領域を取り囲むように前記半導体基板の外周領域に形成された、前記第1導電型のチャネルストッパと、
前記半導体基板の表面を覆うように形成され、前記チャネルストッパを露出する第1コンタクト孔を有する絶縁膜と、
前記半導体基板において前記チャネルストッパおよび前記第1コンタクト孔の下方の領域に形成され、前記第1導電型とは異なる第2導電型の第2導電型層と、
前記絶縁膜上に形成され、前記チャネルストッパと前記素子領域との間で前記半導体基板に前記絶縁膜を介して対向する第1フィールドプレートと、
前記絶縁膜に埋め込まれ、前記第1フィールドプレートと前記チャネルストッパとの間で前記半導体基板に前記絶縁膜を介して対向する第2フィールドプレートと、
前記第1コンタクト孔を介して前記チャネルストッパに接続され、前記第1フィールドプレートに接続され、かつ前記絶縁膜に形成された第2コンタクト孔を介して前記第2フィールドプレートに接続されており、前記半導体基板の外周領域に沿って形成された等電位リング電極とを含み、
前記等電位リング電極は、前記第1コンタクト孔を通り、前記チャネルストッパを貫通して前記第2導電型層に達する深さまで延びており、前記等電位リング電極の下端が、前記第2導電型層内において前記チャネルストッパよりも下方に位置しており、
前記第2フィールドプレートは、前記第2コンタクト孔の直下に凹部を有し、当該凹部に前記等電位リング電極が入り込んでいる、半導体装置。 - 前記絶縁膜が、前記第1フィールドプレートと前記半導体基板との間において第1厚さを有しており、前記第2フィールドプレートと前記半導体基板との間において前記第1厚さよりも薄い第2厚さを有している、請求項1に記載の半導体装置。
- 前記チャネルストッパが前記半導体基板の前記第1導電型の領域に接している、請求項1または2に記載の半導体装置。
- 前記第2フィールドプレートが、ポリシリコン膜からなる、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記素子領域に形成され、前記第1導電型とは反対の第2導電型のチャネル領域を含むMOSFETと、前記MOSFETのゲート−ソース間に接続された保護ダイオードとをさらに含み、
前記保護ダイオードが、前記半導体基板上に前記絶縁膜を介して前記第2フィールドプレートと同じ層に形成されたポリシリコン膜からなる、請求項4に記載の半導体装置。 - 前記チャネルストッパの内縁と前記第2フィールドプレートの外縁とが整合している、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記第1フィールドプレートおよび前記第2フィールドプレートの直下において、前記半導体基板の表面が前記第1導電型の領域である、請求項1〜6のいずれか一項に記載の半導体装置。
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