JP2019036688A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
第1実施形態について図面を参照しつつ説明する。本実施形態では、半導体基板にMOSFET(すなわち、Metal Oxide Semiconductor Field Effect Transistor)素子が形成された半導体装置について説明する。
第2実施形態について説明する。本実施形態は、第1実施形態に対して、ゲート電極16の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、説明を省略する。
第3実施形態について説明する。本実施形態は、第1実施形態に第2実施形態のゲート構造を組み合わせたものであり、その他に関しては第1実施形態と同様であるため、説明を省略する。
第4実施形態について説明する。本実施形態は、第1実施形態に対して周辺領域を備えるようにしたものであり、その他に関しては第1実施形態と同様であるため、説明を省略する。
第5実施形態について説明する。本実施形態は、第2実施形態と第4実施形態を組み合わせたものであり、その他に関しては第1実施形態と同様であるため、説明を省略する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
10a 一面
18 感温ダイオード素子(半導体素子)
20 層間絶縁膜
20a 一面
21 第1コンタクトホール
22 第2コンタクトホール
23 第1上部電極(第1電極)
24 第2上部電極(第2電極)
Claims (7)
- 半導体基板(10)上に半導体素子(18)が形成された半導体装置において、
一面(10a)を有する前記半導体基板と、
前記半導体基板の一面上に形成された半導体素子(18)と、
前記半導体素子を覆う状態で前記半導体基板の一面上に形成され、前記半導体基板における一面側の領域を露出させる第1コンタクトホール(21)、および前記半導体素子を露出させる第2コンタクトホール(22)が形成された絶縁膜(20)と、
前記第1コンタクトホールを介して前記半導体基板における一面側の領域と電気的に接続される第1電極(23)と、
前記第2コンタクトホールを介して前記半導体素子と電気的に接続される第2電極(24)と、を備え、
前記絶縁膜は、前記半導体基板の一面と反対側の一面(20a)が平坦化されており、かつ当該一面と前記半導体基板の一面との間隔が前記半導体基板の面方向に沿って等しくされている半導体装置。 - 所定電位に維持されるシールド配線部(31)を有し、
前記半導体素子は、前記シールド配線部上に形成されている請求項1に記載の半導体装置。 - セル領域(1)と、前記セル領域と異なる周辺領域(2)とを有し、
前記セル領域は、
第1導電型のドリフト層(11)と、
前記ドリフト層上に配置された第2導電型のベース層(12)と、
前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第1導電型層(13)と、
前記ベース層のうちの前記第1導電型層と前記ドリフト層との間に位置する部分の表面をチャネル領域とすると、前記チャネル領域上に形成されたゲート絶縁膜(15)と、
前記ゲート絶縁膜上に形成され、所定のゲート電圧が印加されるゲート電極(16)と、を有し、
前記周辺領域は、
前記シールド配線部を有する請求項2に記載の半導体装置。 - セル領域(1)と、前記セル領域と異なる周辺領域(2)とを有し、
前記セル領域は、
第1導電型のドリフト層(11)と、
前記ドリフト層上に配置された第2導電型のベース層(12)と、
前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第1導電型層(13)と、
前記ベース層のうちの前記第1導電型層と前記ドリフト層との間に位置する部分の表面をチャネル領域とすると、前記チャネル領域上に形成されたゲート絶縁膜(15)と、
前記ゲート絶縁膜上に形成され、所定のゲート電圧が印加されるゲート電極(16)と、を有し、
前記半導体基板の一面には、前記セル領域から前記周辺領域に渡り、前記半導体基板側と反対側の一面が平坦化されている一面絶縁膜(17)が配置されており、
前記半導体素子は、前記一面絶縁膜上に形成されており、
前記一面絶縁膜は、前記ゲート電極に印加される前記ゲート電圧によって前記半導体素子の特性が変化しない厚さとされており、かつ前記セル領域および前記周辺領域において均一な厚さとされている請求項1に記載の半導体装置。 - 前記セル領域には、前記1導電型層および前記ベース層を貫通して前記ドリフト層に達するトレンチ(14)が形成され、
前記トレンチには、前記ゲート絶縁膜および前記ゲート電極が配置されており、
前記ゲート電極は、一部が前記半導体基板の一面より突出する状態で形成され、
前記一面絶縁膜は、前記ゲート電極のうちの前記半導体基板の一面より突出する部分を覆う状態で形成されている請求項4に記載の半導体装置。 - 前記周辺領域には、トレンチ(14)が形成され、
前記トレンチには、シールド絶縁膜(28)が形成され、
前記シールド絶縁膜上には、所定電位に維持され、一部が前記半導体基板の一面より突出する状態でシールド電極(29)が形成されており、
前記一面絶縁膜は、前記シールド電極のうちの前記半導体基板の一面より突出する部分を覆う状態で形成されている請求項4または5に記載の半導体装置。 - 半導体基板(10)上に半導体素子(18)が形成された半導体装置の製造方法であって、
一面(10a)を有する前記半導体基板を用意することと、
前記半導体基板の一面上に前記半導体素子を形成することと、
前記半導体基板の一面上に、前記半導体素子を覆う絶縁膜(20)を形成することと、
前記絶縁膜に、前記半導体基板の一面側の領域を露出させる第1コンタクトホール(21)を形成すると共に、前記半導体素子を露出させる第2コンタクトホール(22)を形成することと、
前記第1コンタクトホールを介して前記半導体基板における一面側の領域と電気的に接続される第1電極(23)を形成することと、
前記第2コンタクトホールを介して前記半導体素子と電気的に接続される第2電極(24)を形成することと、を行い、
前記第1コンタクトホールおよび前記第2コンタクトホールを形成することの前に、前記絶縁膜上にフォトレジスト(27)を配置することと、前記フォトレジストを露光して現像することで当該フォトレジストをパターニングすることと、を行い、
前記第1コンタクトホールおよび前記第2コンタクトホールを形成することでは、前記フォトレジストをマスクとして前記第1コンタクトホールおよび前記第2コンタクトホールを同時に形成し、
前記フォトレジストを配置することの前に、前記絶縁膜のうちの前記半導体基板の一面と反対側の一面(20a)を平坦化することを行う半導体装置の製造方法。
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