JP7302658B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
電界効果トランジスタのゲート電極を抵抗素子として用いる半導体装置がある。
近年では、相補型電界効果トランジスタ（Complementary Field Effect Transistor：ＣＦＥＴ）とよばれる素子が知られている。ＣＦＥＴでは、ｎチャネルＦＥＴとｐチャネルＦＥＴとが基板上に積層される。ＣＦＥＴは半導体装置の微細化に好適である。
米国特許第９５７０３９５号明細書 米国特許第９８３７４１４号明細書 米国特許出願公開第２０１７／００４０３２１号明細書 米国特許第９１２９８２９号明細書 特開２０１８－２６５６５号公報 特開昭６３－２７５１５８号公報
2018 Symposium on VLSI Technology Digest of Technical Papers, P141-P142 2018 Symposium on VLSI Technology Digest of Technical Papers, P147-148
これまでのところ、抵抗素子にＣＦＥＴを用いる場合の具体的な構成について、詳細な検討はされていない。
本発明の目的は、ＣＦＥＴのような構造を含む抵抗素子を実現することができる半導体装置を提供することにある。
開示の技術に係る半導体装置は、基板と、前記基板上に形成された第１の半導体領域と、前記基板上に形成され、前記第１の半導体領域に電気的に接続された第２の半導体領域と、前記基板上に形成され、前記第１の半導体領域と前記第２の半導体領域との間に位置する第３の半導体領域と、前記第１の半導体領域上に形成された第４の半導体領域と、前記第２の半導体領域上に形成され、前記第４の半導体領域に電気的に接続された第５の半導体領域と、前記第３の半導体領域上に形成され、前記第４の半導体領域と前記第５の半導体領域との間に位置する第６の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間、及び、前記第４の半導体領域と前記第５の半導体領域との間に形成され、前記第３の半導体領域及び前記第６の半導体領域を覆う導電体を有する抵抗体と、前記第１の半導体領域及び前記第２の半導体領域が電気的に接続された第１の電源線と、前記第４の半導体領域及び前記第５の半導体領域が電気的に接続された第２の電源線と、を有し、前記第１の半導体領域及び前記第２の半導体領域は第１の導電型を有し、前記第４の半導体領域及び前記第５の半導体領域は前記第１の導電型とは異なる第２の導電型を有する。
開示の技術によれば、ＣＦＥＴのような構造を含む抵抗素子を実現することができる。
図１は、第１の実施形態に係る半導体装置の構成を示す回路図である。 図２は、図１に示す回路図の等価回路図である。 図３は、第１の実施形態における疑似ＣＦＥＴの平面構成を示す模式図（その１）である。 図４は、第１の実施形態における疑似ＣＦＥＴの平面構成を示す模式図（その２）である。 図５は、第１の実施形態における疑似ＣＦＥＴを示す断面図（その１）である。 図６は、第１の実施形態における疑似ＣＦＥＴを示す断面図（その２）である。 図７は、第１の実施形態における疑似ＣＦＥＴを示す断面図（その３）である。 図８は、第２の実施形態における疑似ＣＦＥＴの平面構成を示す模式図（その１）である。 図９は、第２の実施形態における疑似ＣＦＥＴの平面構成を示す模式図（その２）である。 図１０は、第２の実施形態における疑似ＣＦＥＴを示す断面図（その１）である。 図１１は、第２の実施形態における疑似ＣＦＥＴを示す断面図（その２）である。 図１２は、第２の実施形態の変形例における疑似ＣＦＥＴを示す断面図である。 図１３は、第３の実施形態における疑似ＣＦＥＴの平面構成を示す模式図（その１）である。 図１４は、第３の実施形態における疑似ＣＦＥＴの平面構成を示す模式図（その２）である。 図１５は、第４の実施形態に係る半導体装置の構成を示す回路図である。 図１６は、図１５に示す回路図の等価回路図である。 図１７は、第４の実施形態における疑似ＣＦＥＴの平面構成を示す模式図（その１）である。 図１８は、第４の実施形態における疑似ＣＦＥＴの平面構成を示す模式図（その２）である。 図１９は、第４の実施形態における疑似ＣＦＥＴを示す断面図である。 図２０は、第５の実施形態に係る半導体装置の構成を示す回路図である。 図２１は、図２０に示す回路図の等価回路図である。 図２２は、第５の実施形態における疑似ＣＦＥＴの平面構成を示す模式図（その１）である。 図２３は、第５の実施形態における疑似ＣＦＥＴの平面構成を示す模式図（その２）である。 図２４は、第５の実施形態における疑似ＣＦＥＴを示す断面図である。 図２５は、第６の実施形態に係る半導体装置の構成を示す回路図である。 図２６は、第６の実施形態におけるＣＦＥＴ及び疑似ＣＦＥＴの平面構成を示す模式図（その１）である。 図２７は、第６の実施形態におけるＣＦＥＴ及び疑似ＣＦＥＴの平面構成を示す模式図（その２）である。 図２８は、第６の実施形態におけるＣＦＥＴを示す断面図である。 図２９は、第６の実施形態における疑似ＣＦＥＴを示す断面図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置の構成を示す回路図である。図２は、図１に示す回路図の等価回路図である。
図１に示すように、第１の実施形態に係る半導体装置１は、入力信号ＩＮが入力される入力端子１１と、出力信号ＯＵＴを出力する出力端子１２と、入力端子１１と出力端子１２との間の複数の疑似ＣＦＥＴ２０とを有する。ここでは、４個の疑似ＣＦＥＴ２０が設けられている。
疑似ＣＦＥＴ２０は、疑似ＮチャネルＭＯＳトランジスタ２１Ｎと、疑似ＰチャネルＭＯＳトランジスタ２１Ｐとを有する。詳細は後述するが、疑似ＰチャネルＭＯＳトランジスタ２１Ｐは疑似ＮチャネルＭＯＳトランジスタ２１Ｎ上に形成されている。疑似ＮチャネルＭＯＳトランジスタ２１Ｎは、ＮチャネルＭＯＳトランジスタと同様の構成を有する。疑似ＮチャネルＭＯＳトランジスタ２１Ｎでは、ＮチャネルＭＯＳトランジスタのソースに相当する部分とドレインに相当する部分とが、いずれも、ＶＤＤの電源電位が供給されるＶＤＤ配線に接続されている。疑似ＰチャネルＭＯＳトランジスタ２１Ｐは、ＰチャネルＭＯＳトランジスタと同様の構成を有する。疑似ＰチャネルＭＯＳトランジスタ２１Ｐでは、ＰチャネルＭＯＳトランジスタのソースに相当する部分とドレインに相当する部分とが、いずれも、ＶＳＳの電源電位が供給されるＶＳＳ配線に接続されている。ＶＳＳの電源電位は、例えば接地電位である。ＶＳＳ配線は接地配線とよばれることもあり、ＶＤＤ配線は電源配線ともよばれることがある。
図２に示すように、疑似ＣＦＥＴ２０は抵抗体２０Ｒとして機能する。抵抗体２０Ｒは入力端子１１と出力端子１２との間に直列に接続されている。つまり、半導体装置１は、４個の抵抗体２０Ｒを含む抵抗素子を有する。
次に、第１の実施形態における疑似ＣＦＥＴ２０の構成について説明する。図３及び図４は、第１の実施形態における疑似ＣＦＥＴ２０の平面構成を示す模式図である。図３は、主として、疑似ＮチャネルＭＯＳトランジスタ２１Ｎのレイアウトを示す。図４は、主として、疑似ＰチャネルＭＯＳトランジスタ２１Ｐのレイアウトを示す。図３及び図４の両方に示す構造物を除き、図４に示す構造物は、図３に示す構造物の上方に位置する。図５、図６及び図７は、第１の実施形態における疑似ＣＦＥＴ２０を示す断面図である。図５は、図３及び図４中のＸ１１－Ｘ２１線に沿った断面図に相当する。図６は、図３及び図４中のＹ１１－Ｙ２１線に沿った断面図に相当する。図７は、図３及び図４中のＹ１２－Ｙ２２線に沿った断面図に相当する。
図３～図７に示すように、基板１０１の表面に素子分離膜１０２が形成されている。素子分離膜１０２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。基板１０１及び素子分離膜１０２にＸ方向に延びる複数の溝が形成され、これら溝内に絶縁膜１０４を介して電源線９１０及び９２０が形成されている。例えば、電源線９１０及び９２０の表面は絶縁膜１０３により覆われている。例えば、素子分離膜１０２の表面及び絶縁膜１０３の表面は基板１０１の表面と面一であってもよいし、面一でなくてもよい。このような構造の電源線９１０及び９２０は、ＢＰＲ（Buried Power Rail）とよばれることがある。例えば、電源線９１０はＶＳＳ配線に相当し、電源線９２０はＶＤＤ配線に相当する。
図３及び図５に示すように、電源線９１０と電源線９２０との間で素子分離膜１０２から露出した基板１０１上に、Ｘ方向に延び、Ｚ方向に立ち上がる複数のフィン１８１が半導体領域としてＹ方向に並んで形成されている。ここでは、６個のフィン１８１が設けられている。各フィン１８１は、Ｘ方向に並ぶ複数のＮ型領域１８１Ｎを含む。ここでは、各フィン１８１は５個のＮ型領域１８１Ｎを含む。各フィン１８１の間でＮ型領域１８１ＮはＹ方向に並ぶ。Ｎ型領域１８１Ｎは、疑似ＮチャネルＭＯＳトランジスタ２１Ｎのソース又はドレインとなる。
図３及び図７に示すように、Ｙ方向に並ぶ複数のＮ型領域１８１Ｎに接続されるローカル配線１９１が複数、素子分離膜１０２上に形成されている。ローカル配線１９１はＹ方向に延びる。ここでは、５個のローカル配線１９１が形成されている。ローカル配線１９１は電源線９２０の上方まで延びる。
図７に示すように、ローカル配線１９１と電源線９２０との間で、絶縁膜１０３にコンタクトホール１６１が形成されている。ローカル配線１９１はコンタクトホール１６１内の導電体を通じて電源線９２０に接続されている。ローカル配線１９１は、電源線９２０とＮ型領域１８１Ｎとを電気的に接続する。ローカル配線１９１上に絶縁膜１０６が形成されている。
図５及び図７に示すように、絶縁膜１０６を介して、ローカル配線１９１上にローカル配線１９２が形成されている。ローカル配線１９１とローカル配線１９２とは、絶縁膜１０６により互いに電気的に絶縁分離されている。ローカル配線１９２はＹ方向に電源線９１０の上方まで延びる。
図４及び図５に示すように、フィン１８１の上方に、Ｘ方向に延び、ローカル配線１９２と平面視で重なって配置される半導体領域１８２が設けられている。各半導体領域１８２は、Ｘ方向に並び、平面視でＮ型領域１８１Ｎと重なる複数のＰ型領域１８２Ｐを含む。ここでは、各半導体領域１８２は５個のＰ型領域１８２Ｐを含む。各半導体領域１８２の間で、Ｐ型領域１８２ＰはＹ方向に並ぶ。各半導体領域１８２は、間にＰ型領域１８２Ｐを挟むようにしてナノワイヤを含む。Ｐ型領域１８２Ｐは、疑似ＰチャネルＭＯＳトランジスタ２１Ｐのソース又はドレインとなる。
図３～図６に示すように、疑似ＮチャネルＭＯＳトランジスタ２１Ｎ及び疑似ＰチャネルＭＯＳトランジスタ２１Ｐに共通の疑似ゲート電極１３０が、ローカル配線１９１とローカル配線１９２との積層体の間に形成されている。ここでは、疑似ゲート電極１３０として、疑似ゲート電極１３０Ａ、１３０Ｂ、１３０Ｃ及び１３０ＤがＸ方向に並んで形成されている。疑似ゲート電極１３０は、Ｙ方向に延びる。疑似ゲート電極１３０とフィン１８１との間、及び疑似ゲート電極１３０と半導体領域１８２との間に、疑似ゲート絶縁膜１３１が形成されている。
図５～図７に示すように、基板１０１及び素子分離膜１０２の上方に絶縁膜１５１が形成されている。ローカル配線１９１及び１９２と、疑似ゲート電極１３０とは絶縁膜１５１に埋め込まれている。また、平面視で、ローカル配線１９２は、ローカル配線１９１の電源線９２０側の端部までは達しておらず、ローカル配線１９２の電源線９２０側の端部とローカル配線１９１の電源線９２０側の端部との間では、絶縁膜１０６上に絶縁膜１５２が形成されている。
絶縁膜１５１及び１５２と、ローカル配線１９２と、疑似ゲート電極１３０との上に絶縁膜１５３が形成され、絶縁膜１５３の上に絶縁膜１５４が形成されている。
図７に示すように、ローカル配線１９２と電源線９１０との間で、絶縁膜１５１及び１０３に、電源線９１０に達するコンタクトホール１６２が形成されている。ローカル配線１９２はコンタクトホール１６２内の導電体を通じて電源線９１０に接続されている。ローカル配線１９２は、電源線９１０とＰ型領域１８２Ｐとを電気的に接続する。
図４及び図６に示すように、絶縁膜１５３に、疑似ゲート電極１３０に達するコンタクトホール１６３が形成されている。コンタクトホール１６３は、各疑似ゲート電極１３０に２個ずつ形成されている。各コンタクトホール１６３は、平面視で疑似ゲート電極１３０のＹ方向の端部と重なる。
絶縁膜１５４内に、信号線１７１ＩＮ及び１７１ＯＵＴと、信号線１７２Ａ、１７２Ｂ及び１７２Ｃとが形成されている。信号線１７１ＩＮ及び１７１ＯＵＴと、信号線１７２Ａ、１７２Ｂ及び１７２Ｃとは、Ｘ方向に延びる。
信号線１７１ＩＮは、疑似ゲート電極１３０Ａの電源線９１０側の端部に達するコンタクトホール１６３内の導電体を通じて疑似ゲート電極１３０Ａに接続される。信号線１７１ＯＵＴは、疑似ゲート電極１３０Ｄの電源線９１０側の端部に達するコンタクトホール１６３内の導電体を通じて疑似ゲート電極１３０Ｄに接続される。信号線１７１ＩＮは入力端子１１として機能し、信号線１７１ＯＵＴは出力端子１２として機能する。
信号線１７２Ａは、疑似ゲート電極１３０Ａの電源線９２０側の端部に達するコンタクトホール１６３内の導電体を通じて疑似ゲート電極１３０Ａに接続される。信号線１７２Ａは、疑似ゲート電極１３０Ｂの電源線９２０側の端部に達するコンタクトホール１６３内の導電体を通じて疑似ゲート電極１３０Ｂにも接続される。信号線１７２Ｂは、疑似ゲート電極１３０Ｂの電源線９１０側の端部に達するコンタクトホール１６３内の導電体を通じて疑似ゲート電極１３０Ｂに接続される。信号線１７２Ｂは、疑似ゲート電極１３０Ｃの電源線９１０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極１３０Ｃにも接続される。信号線１７２Ｃは、疑似ゲート電極１３０Ｃの電源線９２０側の端部に達するコンタクトホール１６３内の導電体を通じて疑似ゲート電極１３０Ｃに接続される。信号線１７２Ｃは、疑似ゲート電極１３０Ｄの電源線９２０側の端部に達するコンタクトホール１６３内の導電体を通じて疑似ゲート電極１３０Ｄにも接続される。
信号線１７１ＩＮと、疑似ゲート電極１３０Ａと、信号線１７２Ａと、疑似ゲート電極１３０Ｂと、信号線１７２Ｂと、疑似ゲート電極１３０Ｃと、信号線１７２Ｃと、疑似ゲート電極１３０Ｄと、信号線１７１ＯＵＴとの連結体は平面視で蛇行している。
第１の実施形態では、各疑似ＣＦＥＴ２０が抵抗体２０Ｒとして機能する。従って、半導体装置の更なる微細化に好適である。
また、Ｎ型領域１８１Ｎの電位が、隣り合うＮ型領域１８１Ｎの間に位置する疑似ゲート電極１３０の電位よりも高くなるため、フィン１８１においてはダイオードの逆バイアス状態となる。このため、隣り合うＮ型領域１８１Ｎの間のフィン１８１にチャネルは形成されず、隣り合うＮ型領域１８１Ｎの間のフィン１８１と疑似ゲート電極１３０との間の寄生容量を抑制することができる。
Ｐ型領域１８２Ｐの電位が、隣り合うＰ型領域１８２Ｐの間に位置する疑似ゲート電極１３０の電位よりも低くなるため、半導体領域１８２においてはダイオードの逆バイアス状態となる。このため、隣り合うＰ型領域１８２Ｐの間の半導体領域１８２と疑似ゲート電極１３０との間の寄生容量を抑制することができる。
フィン１８１及び半導体領域１８２の数は６個に限定されず、例えばそれぞれが１個～５個又は７個以上設けられていてもよい。他の実施形態や変形例においても、フィンやナノワイヤの数は特に限定されない。疑似ゲート電極１３０の数は４個に限定されず、例えば１個～３個又は５個以上設けられていてもよい。
疑似ＣＦＥＴ２０において、疑似ＮチャネルＭＯＳトランジスタ２１Ｎが疑似ＰチャネルＭＯＳトランジスタ２１Ｐ上に形成されていてもよい。他の実施形態や変形例においても、疑似ＣＦＥＴに含まれる疑似ＮチャネルＭＯＳトランジスタが疑似ＰチャネルＭＯＳトランジスタ上に形成されていてもよく、ＣＦＥＴに含まれるＮチャネルＭＯＳトランジスタがＰチャネルＭＯＳトランジスタ上に形成されていてもよい。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、主に、電源線の構成と、疑似ＮチャネルＭＯＳトランジスタに含まれる半導体領域の構成との点で第１の実施形態と相違する。図８及び図９は、第２の実施形態における疑似ＣＦＥＴ２０の平面構成を示す模式図である。図８は、主として、疑似ＮチャネルＭＯＳトランジスタ２１Ｎのレイアウトを示す。図９は、主として、疑似ＰチャネルＭＯＳトランジスタ２１Ｐのレイアウトを示す。図８及び図９の両方に示す構造物を除き、図９に示す構造物は、図８に示す構造物の上方に位置する。図１０及び図１１は、第２の実施形態における疑似ＣＦＥＴ２０を示す断面図である。図１０は、図８及び図９中のＸ１２－Ｘ２２線に沿った断面図に相当する。図１１は、図８及び図９中のＹ１３－Ｙ２３線に沿った断面図に相当する。
第２の実施形態では、図１０及び図１１に示すように、ローカル配線１９１の下面と基板１０１の上面との間に絶縁膜１０５が形成されている。半導体領域１８２の下方に、Ｘ方向に延び、ローカル配線１９１と平面視で重なって配置される半導体領域２８１が設けられている。各半導体領域２８１は、Ｘ方向に並び、平面視でＰ型領域１８２Ｐと重なる複数のＮ型領域２８１Ｎを含む。ここでは、各半導体領域２８１は５個のＮ型領域２８１Ｎを含む。各半導体領域２８１の間でＮ型領域２８１ＮはＹ方向に並ぶ。各半導体領域２８１は、間にＮ型領域２８１Ｎを挟むようにしてナノワイヤを含む。Ｎ型領域２８１Ｎは、疑似ＮチャネルＭＯＳトランジスタ２１Ｎのソース又はドレインとなる。
絶縁膜１５４にＸ方向に延びる複数の溝が形成され、これら溝内に電源線９３０及び９４０が形成されている。電源線９３０は、ローカル配線１９２の、信号線１７１ＩＮ、１７２Ｂ及び１７１ＯＵＴ側の端部の上方に設けられている。電源線９３０は、ローカル配線１９１の、信号線１７２Ａ及び１７２Ｃ側の端部の上方に設けられている。電源線９３０はＶＳＳ配線に相当し、電源線９４０はＶＤＤ配線に相当する。
電源線９３０とローカル配線１９２との間で絶縁膜１５３に、ローカル配線１９２に達するコンタクトホール１６４が形成されている。電源線９３０はコンタクトホール１６４内の導電体を通じてローカル配線１９２に接続されている。ローカル配線１９２は、電源線９３０とＰ型領域１８２Ｐとを電気的に接続する。
電源線９４０とローカル配線１９１との間で絶縁膜１５３、１５２及び１０６に、ローカル配線１９１に達するコンタクトホール１６５が形成されている。電源線９４０はコンタクトホール１６５内の導電体を通じてローカル配線１９１に接続されている。ローカル配線１９１は、電源線９４０とＮ型領域２８１Ｎとを電気的に接続する。
他の構成は第１の実施形態と同様である。
第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。他の実施形態や変更例においても、フィン１８１に代えて半導体領域２８１を用いることができる。また、他の実施形態や変更例においても、電源線９１０に代えて電源線９３０を用いることができ、電源線９２０に代えて電源線９４０を用いることができる。
なお、図１２に示すように、半導体領域１８２又は２８１の一部が設けられていなくてもよい。半導体領域１８２又は２８１の数に応じて疑似ゲート電極１３０の電気抵抗を調整することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、主に、疑似ＣＦＥＴの規模の点で第１の実施形態と相違する。図１３及び図１４は、第３の実施形態における疑似ＣＦＥＴ２０の平面構成を示す模式図である。図１３は、主として、疑似ＮチャネルＭＯＳトランジスタ２１Ｎのレイアウトを示す。図１４は、主として、疑似ＰチャネルＭＯＳトランジスタ２１Ｐのレイアウトを示す。図１３及び図１４の両方に示す構造物を除き、図１４に示す構造物は、図１３に示す構造物の上方に位置する。
図１３及び図１４に示すように、第３の実施形態では、２個の電源線９２０の間に１個の電源線９１０が設けられている。電源線９１０を対称の軸にして、一方の電源線９２０側と他方の電源線９２０側との間で、構成が線対称となっている。
第３の実施形態では、図１３及び図１４に示すように、疑似ＮチャネルＭＯＳトランジスタ２１Ｎ及び疑似ＰチャネルＭＯＳトランジスタ２１Ｐに共通の疑似ゲート電極３３０が、ローカル配線１９１とローカル配線１９２との積層体の間に形成されている。ここでは、一方の電源線９２０側では、疑似ゲート電極３３０として、疑似ゲート電極３３０Ａ、３３０Ｂ、３３０Ｃ及び３３０ＤがＸ方向に並んで形成されている。疑似ゲート電極３３０Ｄは、他方の電源線９２０側にも延びている。そして、一方の電源線９２０側では、疑似ゲート電極３３０として、疑似ゲート電極３３０Ｄ、３３０Ｅ、３３０Ｆ及び３３０Ｇが、疑似ゲート電極３３０Ａ、３３０Ｂ、３３０Ｃ及び３３０Ｄが並ぶ方向とは逆のＸ方向に並んで形成されている。疑似ゲート電極３３０Ｅは疑似ゲート電極３３０Ｃの延長線上に位置し、疑似ゲート電極３３０Ｆは疑似ゲート電極３３０Ｂの延長線上に位置し、疑似ゲート電極３３０Ｇは疑似ゲート電極３３０Ａの延長線上に位置する。疑似ゲート電極３３０は、Ｙ方向に延びる。疑似ゲート電極３３０とフィン１８１との間、及び疑似ゲート電極３３０と半導体領域１８２との間に、疑似ゲート絶縁膜１３１と同様の疑似ゲート絶縁膜（図示せず）が形成されている。
絶縁膜１５４内に、信号線３７１ＩＮ及び３７１ＯＵＴと、信号線３７２Ａ、３７２Ｂ、３７２Ｃ、３７２Ｄ、３７２Ｅ及び３７２Ｆとが形成されている。信号線３７１ＩＮ及び３７１ＯＵＴと、信号線３７２Ａ、３７２Ｂ、３７２Ｃ、３７２Ｄ、３７２Ｅ及び３７２Ｆとは、Ｘ方向に延びる。
信号線３７１ＩＮは、疑似ゲート電極３３０Ｄの電源線９１０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｄに接続される。信号線３７１ＯＵＴは、疑似ゲート電極３３０Ｇの電源線９１０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｇに接続される。信号線３７１ＩＮは入力端子１１として機能し、信号線３７１ＯＵＴは出力端子１２として機能する。
信号線３７２Ａは、疑似ゲート電極３３０Ａの電源線９２０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ａに接続される。信号線３７２Ａは、疑似ゲート電極３３０Ｂの電源線９２０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｂにも接続される。信号線３７２Ｂは、疑似ゲート電極３３０Ｂの電源線９１０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｂに接続される。信号線３７２Ｂは、疑似ゲート電極３３０Ｃの電源線９１０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｃにも接続される。信号線３７２Ｃは、疑似ゲート電極３３０Ｃの電源線９２０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｃに接続される。信号線３７２Ｃは、疑似ゲート電極３３０Ｄの電源線９２０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｄにも接続される。
信号線３７２Ｄは、疑似ゲート電極３３０Ｄの他方の電源線９２０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｄに接続される。信号線３７２Ｄは、疑似ゲート電極３３０Ｅの電源線９２０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｅにも接続される。信号線３７２Ｅは、疑似ゲート電極３３０Ｅの電源線９１０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｅに接続される。信号線３７２Ｅは、疑似ゲート電極３３０Ｆの電源線９１０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｆにも接続される。信号線３７２Ｆは、疑似ゲート電極３３０Ｆの電源線９２０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｆに接続される。信号線３７２Ｆは、疑似ゲート電極３３０Ｇの電源線９２０側の端部に達するコンタクトホール１６２内の導電体を通じて疑似ゲート電極３３０Ｇにも接続される。
信号線３７１ＩＮと、疑似ゲート電極３３０Ａと、信号線３７２Ａと、疑似ゲート電極３３０Ｂと、信号線３７２Ｂと、疑似ゲート電極３３０Ｃと、信号線３７２Ｃと、疑似ゲート電極３３０Ｄとの連結体は平面視で蛇行している。また、疑似ゲート電極３３０Ｄと、信号線３７２Ｄと、疑似ゲート電極３３０Ｅと、信号線３７２Ｅと、疑似ゲート電極３３０Ｆと、信号線３７２Ｆと、疑似ゲート電極３３０Ｇと、信号線３７１ＯＵＴとの連結体も平面視で蛇行している。
なお、図１３及び図１４では、電源線９１０を挟んで疑似ＣＦＥＴの構成が線対称となっているが、線対称でなくてもよい。例えば、電源線９１０を挟んで、疑似ゲート電極の本数や長さが異なってもよい。
他の構成は第１の実施形態と同様である。
第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。フィン、ナノワイヤ、ローカル配線等の寸法及び材料が同一であれば、より大きな電気抵抗を得ることができる。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、主に、疑似ＣＦＥＴと電源線との接続関係の点で第１の実施形態と相違する。図１５は、第４の実施形態に係る半導体装置の構成を示す回路図である。図１６は、図１５に示す回路図の等価回路図である。
図１５に示すように、第４の実施形態に係る半導体装置４において、疑似ＮチャネルＭＯＳトランジスタ２１Ｎでは、ＮチャネルＭＯＳトランジスタのソースに相当する部分とドレインに相当する部分とが、いずれも、ＶＳＳ配線に接続されている。疑似ＰチャネルＭＯＳトランジスタ２１Ｐでは、ＰチャネルＭＯＳトランジスタのソースに相当する部分とドレインに相当する部分とが、いずれも、ＶＤＤ配線に接続されている。
図１６に示すように、疑似ＣＦＥＴ２０は、抵抗体２０Ｒと、キャパシタ２０ＣＮと、キャパシタＣＰとを備えたＣＲ素子として機能する。ＣＲ素子は入力端子１１と出力端子１２との間に直列に接続されている。つまり、半導体装置４は、４個のＣＲ素子を含む抵抗素子を有する。
次に、第４の実施形態における疑似ＣＦＥＴ２０の構成について説明する。図１７及び図１８は、第４の実施形態における疑似ＣＦＥＴ２０の平面構成を示す模式図である。図１７は、主として、疑似ＮチャネルＭＯＳトランジスタ２１Ｎのレイアウトを示す。図１８は、主として、疑似ＰチャネルＭＯＳトランジスタ２１Ｐのレイアウトを示す。図１７及び図１８の両方に示す構造物を除き、図１８に示す構造物は、図１７に示す構造物の上方に位置する。図１９は、第４の実施形態における疑似ＣＦＥＴ２０を示す断面図である。図１９は、図１７及び図１８中のＹ１４－Ｙ２４線に沿った断面図に相当する。
第４の実施形態では、図１７～図１９に示すように、第１の実施形態と比較すると、電源線９１０及び９２０の配置が入れ替わっている。そして、ローカル配線１９１が電源線９１０の上方まで延び、コンタクトホール１６１内の導電体を通じて電源線９１０に接続されている。ローカル配線１９２がＹ方向に電源線９２０の上方まで延び、コンタクトホール１６２内の導電体を通じて電源線９２０に接続されている。ローカル配線１９１は、電源線９１０とＮ型領域１８１Ｎとを電気的に接続する。ローカル配線１９２は、電源線９２０とＰ型領域１８２Ｐとを電気的に接続する。
他の構成は第１の実施形態と同様である。
第４の実施形態では、Ｎ型領域１８１Ｎの電位が、隣り合うＮ型領域１８１Ｎの間に位置する疑似ゲート電極１３０の電位よりも低くなるため、フィン１８１においてはダイオードの順バイアス状態となる。このため、隣り合うＮ型領域１８１Ｎの間のフィン１８１と疑似ゲート電極１３０との間に寄生容量を生じさせ、容量素子として機能させることができる。
Ｐ型領域１８２Ｐの電位が、隣り合うＰ型領域１８２Ｐの間に位置する疑似ゲート電極１３０の電位よりも高くなるため、ダイオードの順バイアス状態となる。このため、隣り合うＰ型領域１８２Ｐの間の半導体領域１８２と疑似ゲート電極１３０との間に寄生容量を生じさせ、容量素子として機能させることができる。
このように、第４の実施形態では、各疑似ＣＦＥＴ２０が抵抗体２０Ｒを含むＣＲ素子として機能する。従って、半導体装置の更なる微細化に好適である。
更に、第４の実施形態では、入力端子１１と出力端子１２との間に電流が流れると、入力端子１１の電位が出力端子１２の電位より高くなる。従って、入力端子１１とＶＳＳ配線との間の電位差が大きく、入力端子１１とＶＤＤ配線との間の電位差が小さくなり、入力端子１１とＶＳＳ配線との間の容量が大きくなる。また、出力端子１２とＶＳＳ配線との間の電位差が小さく、出力端子１２とＶＤＤ配線との間の電位差が大きくなり、出力端子１２とＶＤＤ配線との間の容量が大きくなる。この結果、疑似ゲート電極１３０の各部分の間での容量の均一性を高めることができる。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、主に、疑似ＣＦＥＴと電源線との接続関係の点で第１の実施形態と相違する。図２０は、第５の実施形態に係る半導体装置の構成を示す回路図である。図２１は、図２０に示す回路図の等価回路図である。
図２０に示すように、第５の実施形態に係る半導体装置５において、疑似ＮチャネルＭＯＳトランジスタ２１Ｎでは、ＮチャネルＭＯＳトランジスタのソースに相当する部分とドレインに相当する部分とが、いずれも、電気的にフローティング（オープン）となっている。疑似ＰチャネルＭＯＳトランジスタ２１Ｐでは、ＰチャネルＭＯＳトランジスタのソースに相当する部分とドレインに相当する部分とが、いずれも、電気的にフローティング（オープン）となっている。
図２１に示すように、疑似ＣＦＥＴ２０は抵抗体２０Ｒとして機能する。抵抗体２０Ｒは入力端子１１と出力端子１２との間に直列に接続されている。つまり、半導体装置５は、４個の抵抗体２０Ｒを含む抵抗素子を有する。
次に、第５の実施形態における疑似ＣＦＥＴ２０の構成について説明する。図２２及び図２３は、第５の実施形態における疑似ＣＦＥＴ２０の平面構成を示す模式図である。図２２は、主として、疑似ＮチャネルＭＯＳトランジスタ２１Ｎのレイアウトを示す。図２３は、主として、疑似ＰチャネルＭＯＳトランジスタ２１Ｐのレイアウトを示す。図２２及び図２３の両方に示す構造物を除き、図２３に示す構造物は、図２２に示す構造物の上方に位置する。図２４は、第５の実施形態における疑似ＣＦＥＴ２０を示す断面図である。図２４は、図２２及び図２３中のＹ１５－Ｙ２５線に沿った断面図に相当する。
第５の実施形態では、図２２～図２４に示すように、ローカル配線１９１が電源線９１０及び９２０から電気的に絶縁分離され、ローカル配線１９２も電源線９１０及び９２０から電気的に絶縁分離されている。
他の構成は第１の実施形態と同様である。
第５の実施形態では、各疑似ＣＦＥＴ２０が抵抗体２０Ｒとして機能する。従って、半導体装置の更なる微細化に好適である。
また、疑似ゲート電極１３０とフィン１８１及び半導体領域１８２との間の電界を抑制して、疑似ゲート絶縁膜１３１の破壊を生じにくくすることができる。
（第６の実施形態）
次に、第６の実施形態について説明する。図２５は、第６の実施形態に係る半導体装置の構成を示す回路図である。
図２５に示すように、第６の実施形態に係る半導体装置６は、入力信号ＩＮが入力される入力端子１１と、出力信号ＯＵＴを出力する出力端子１２とを有する。半導体装置６は、入力端子１１と出力端子１２との間に、インバータ６１と、遅延調整部６２と、インバータ６３とを有する。遅延調整部６２はインバータ６１とインバータ６３との間に接続されている。インバータ６１は、ＮチャネルＭＯＳトランジスタ７１Ｎと、ＰチャネルＭＯＳトランジスタ７１Ｐとを備えたＣＦＥＴ７１を有し、インバータ６３は、ＮチャネルＭＯＳトランジスタ７３Ｎと、ＰチャネルＭＯＳトランジスタ７３Ｐとを備えたＣＦＥＴ７３を有する。遅延調整部６２は、疑似ＮチャネルＭＯＳトランジスタ７２Ｎと、疑似ＰチャネルＭＯＳトランジスタ７２Ｐとを備えた疑似ＣＦＥＴを２個有する（図２６、図２７、図２９参照）。
詳細は後述するが、ＰチャネルＭＯＳトランジスタ７１ＰはＮチャネルＭＯＳトランジスタ７１Ｎ上に形成されており、ＰチャネルＭＯＳトランジスタ７３ＰはＮチャネルＭＯＳトランジスタ７３Ｎ上に形成されている。疑似ＰチャネルＭＯＳトランジスタ７２Ｐは疑似ＮチャネルＭＯＳトランジスタ７２Ｎ上に形成されている。ＮチャネルＭＯＳトランジスタ７１Ｎ及び７３Ｎでは、ソースがＶＳＳ配線に接続され、ＰチャネルＭＯＳトランジスタ７１Ｐ及び７３Ｐでは、ソースがＶＤＤ配線に接続されている。ＮチャネルＭＯＳトランジスタ７１Ｎ及びＰチャネルＭＯＳトランジスタ７１Ｐのゲートに入力端子１１が接続され、ＮチャネルＭＯＳトランジスタ７３Ｎ及びＰチャネルＭＯＳトランジスタ７３Ｐのドレインに出力端子１２が接続されている。ＮチャネルＭＯＳトランジスタ７１Ｎ及びＰチャネルＭＯＳトランジスタ７１Ｐのドレインと、ＮチャネルＭＯＳトランジスタ７３Ｎ及びＰチャネルＭＯＳトランジスタ７３Ｐのゲートとの間に、遅延調整部６２が接続されている。
次に、第６の実施形態におけるＣＦＥＴ７１、ＣＦＥＴ７３及び疑似ＣＦＥＴの構成について説明する。図２６及び図２７は、第６の実施形態におけるＣＦＥＴ７１、ＣＦＥＴ７３及び疑似ＣＦＥＴの平面構成を示す模式図である。図２６は、主として、ＮチャネルＭＯＳトランジスタ７１Ｎ、ＮチャネルＭＯＳトランジスタ７３Ｎ及び疑似ＮチャネルＭＯＳトランジスタ７２Ｎのレイアウトを示す。図２７は、主として、ＰチャネルＭＯＳトランジスタ７１Ｐ、ＰチャネルＭＯＳトランジスタ７３Ｐ及び疑似ＰチャネルＭＯＳトランジスタ７２Ｐのレイアウトを示す。図２６及び図２７の両方に示す構造物を除き、図２７に示す構造物は、図２６に示す構造物の上方に位置する。図２８は、第６の実施形態におけるＣＦＥＴ７１及びＣＦＥＴ７３を示す断面図である。図２９は、第６の実施形態における疑似ＣＦＥＴを示す断面図である。図２８は、図２６及び図２７中のＸ１３－Ｘ２３線に沿った断面図に相当する。図２９は、図２６及び図２７中のＸ１４－Ｘ２４線に沿った断面図に相当する。
図２６～図２９に示すように、基板１０１の表面に素子分離膜１０２が形成されている。基板１０１及び素子分離膜１０２にＸ方向に延びる複数の溝が形成されている。ＣＦＥＴ７１及びＣＦＥＴ７３では、これら溝内に絶縁膜（図示せず）を介して電源線９１０及び９２０が形成され、疑似ＣＦＥＴ７２では、これら溝内に絶縁膜（図示せず）を介して電源線９５０及び９６０が形成されている。例えば、電源線９１０はＶＳＳ配線に相当し、電源線９２０はＶＤＤ配線に相当する。電源線９２０は電源線９１０よりも電源線９５０及び９６０側に位置し、電源線９６０は電源線９５０よりも電源線９１０及び９２０側に位置する。
図２６及び図２８に示すように、電源線９１０と電源線９２０との間で素子分離膜１０２から露出した基板１０１上に、Ｘ方向に延び、Ｚ方向に立ち上がる複数のフィン６８１が半導体領域としてＹ方向に並んで形成されている。ここでは、２個のフィン６８１が設けられている。各フィン６８１は、Ｘ方向に並ぶ複数のＮ型領域６８１Ｎを含む。ここでは、Ｎ型領域６８１Ｎとして、Ｎ型領域６８１ＮＡ、６８１ＮＢ及び６８１ＮＣがＸ方向に並んで形成されている。各フィン６８１の間で、Ｎ型領域６８１ＮＡはＹ方向に並び、Ｎ型領域６８１ＮＢはＹ方向に並び、Ｎ型領域６８１ＮＣはＹ方向に並ぶ。Ｎ型領域６８１ＮＡは、ＮチャネルＭＯＳトランジスタ７１Ｎのドレインとなり、Ｎ型領域６８１ＮＢは、ＮチャネルＭＯＳトランジスタ７１Ｎ及び７３Ｎのソースとなり、Ｎ型領域６８１ＮＣは、ＮチャネルＭＯＳトランジスタ７３Ｎのドレインとなる。
図２７及び図２９に示すように、電源線９５０と電源線９６０との間で素子分離膜１０２から露出した基板１０１上に、Ｘ方向に延び、Ｚ方向に立ち上がる複数のフィン６８３が半導体領域としてＹ方向に並んで形成されている。ここでは、２個のフィン６８３が設けられている。各フィン６８３は、Ｘ方向に並ぶ複数のＮ型領域６８３Ｎを含む。ここでは、Ｎ型領域６８３Ｎとして、Ｎ型領域６８３ＮＡ、６８３ＮＢ及び６８３ＮＣがＸ方向に並んで形成されている。Ｎ型領域６８３ＮＡはＮ型領域６８１ＮＡの延長線上に位置し、Ｎ型領域６８３ＮＢはＮ型領域６８１ＮＢの延長線上に位置し、Ｎ型領域６８３ＮＣはＮ型領域６８１ＮＣの延長線上に位置する。各フィン６８３の間で、Ｎ型領域６８３ＮＡはＹ方向に並び、Ｎ型領域６８３ＮＢはＹ方向に並び、Ｎ型領域６８３ＮＣはＹ方向に並ぶ。Ｎ型領域６８３Ｎは、疑似ＮチャネルＭＯＳトランジスタ７２Ｎのソース又はドレインとなる。
図２６及び図２８に示すように、Ｎ型領域６８１Ｎに接続されるローカル配線６９１が複数、素子分離膜１０２上に形成されている。ローカル配線６９１はＹ方向に延びる。ここでは、ローカル配線６９１として、ローカル配線６９１ＡがＮ型領域６８１ＮＡ上に形成され、ローカル配線６９１ＢがＮ型領域６８１ＮＢ上に形成され、ローカル配線６９１ＣがＮ型領域６８１ＮＣ上に形成されている。ローカル配線６９１Ａは電源線９１０の上方及び電源線９２０の上方まで延びる。ローカル配線６９１Ｂ及び６９１Ｃは電源線９１０の上方まで延びる。
図２６及び図２９に示すように、Ｎ型領域６８３Ｎに接続されるローカル配線６９３が複数、素子分離膜１０２上に形成されている。ローカル配線６９３はＹ方向に延びる。ここでは、ローカル配線６９３として、ローカル配線６９３ＡがＮ型領域６８３ＮＡ上に形成され、ローカル配線６９３ＢがＮ型領域６８３ＮＢ上に形成され、ローカル配線６９３ＣがＮ型領域６８３ＮＣ上に形成されている。ローカル配線６９３Ａは電源線９５０の上方及び電源線９６０の上方まで延び、ローカル配線６９１Ａと一体化されている。ローカル配線６９３Ｂ及び６９３Ｃは電源線９５０の上方及び電源線９６０の上方まで延び、更に、電源線９６０と電源線９２０との間まで延びる。
図２６に示すように、ローカル配線６９１Ｂと電源線９１０との間にコンタクトホール６６１が形成されている。ローカル配線６９１Ｂはコンタクトホール６６１内の導電体を通じて電源線９１０に接続されている。ローカル配線６９１Ｂは、電源線９１０とＮ型領域６８１ＮＢとを電気的に接続する。ローカル配線６９１及び６９３上に絶縁膜１０６が形成されている。
図２８及び図２９に示すように、絶縁膜１０６を介して、ローカル配線６９１上にローカル配線６９２が形成され、ローカル配線６９３上にローカル配線６９４が形成されている。ここでは、ローカル配線６９２として、ローカル配線６９２Ａがローカル配線６９１Ａ上に形成され、ローカル配線６９２Ｂがローカル配線６９１Ｂ上に形成され、ローカル配線６９２Ｃがローカル配線６９１Ｃ上に形成されている。また、ローカル配線６９２として、ローカル配線６９４Ａがローカル配線６９３Ａ上に形成され、ローカル配線６９４Ｂがローカル配線６９３Ｂ上に形成され、ローカル配線６９４Ｃがローカル配線６９３Ｃ上に形成されている。
図２７に示すように、ローカル配線６９２Ａ及び６９２Ｃは電源線９１０の上方まで延びる。ローカル配線６９２Ｂは電源線９２０の上方まで延びる。ローカル配線６９４Ａ及び６９４Ｂは電源線９５０の上方及び電源線９６０の上方まで延び、更に、電源線９６０と電源線９２０との間までローカル配線６９３Ｂより短く延びる。ローカル配線６９４Ｃは電源線９５０の上方及び電源線９６０の上方まで延びる。
図２６及び図２７に示すように、電源線９１０の上方で、ローカル配線６９１Ａとローカル配線６９２Ａとの間で絶縁膜１０６にコンタクトホール６６６Ａが形成されている。ローカル配線６９１Ａとローカル配線６９２Ａとは、コンタクトホール６６６Ａ内の導電体を通じて互いに電気的に接続されている。電源線９１０の上方で、ローカル配線６９１Ｃとローカル配線６９２Ｃとの間で絶縁膜１０６にコンタクトホール６６６Ｃが形成されている。ローカル配線６９１Ｃとローカル配線６９２Ｃとは、コンタクトホール６６６Ｃ内の導電体を通じて互いに電気的に接続されている。ローカル配線６９１Ｂとローカル配線６９２Ｂとは、絶縁膜１０６により互いに電気的に絶縁分離されている。
図２６及び図２７に示すように、電源線９５０の上方で、ローカル配線６９３Ａとローカル配線６９４Ａとの間で絶縁膜１０６にコンタクトホール６６７Ａが形成されている。ローカル配線６９３Ａとローカル配線６９４Ａとは、コンタクトホール６６７Ａ内の導電体を通じて互いに電気的に接続されている。電源線９５０の上方で、ローカル配線６９３Ｂとローカル配線６９４Ｂとの間で絶縁膜１０６にコンタクトホール６６７Ｂが形成されている。ローカル配線６９３Ｂとローカル配線６９４Ｂとは、コンタクトホール６６７Ｂ内の導電体を通じて互いに電気的に接続されている。電源線９５０の上方で、ローカル配線６９３Ｃとローカル配線６９４Ｃとの間で絶縁膜１０６にコンタクトホール６６７Ｃが形成されている。ローカル配線６９３Ｃとローカル配線６９４Ｃとは、コンタクトホール６６７Ｃ内の導電体を通じて互いに電気的に接続されている。
図２７及び図２８に示すように、フィン６８１の上方に、Ｘ方向に延び、ローカル配線６９２と平面視で重なって配置される半導体領域６８２が設けられている。ここでは、２個の半導体領域６８２が設けられている。各半導体領域６８２は、Ｘ方向に並び、平面視でＮ型領域６８１Ｎと重なる複数のＰ型領域６８２Ｐを含む。ここでは、Ｐ型領域６８２Ｐとして、Ｐ型領域６８２ＰＡがＮ型領域６８１ＮＡの上方に形成され、Ｐ型領域６８２ＰＢがＮ型領域６８１ＮＢの上方に形成され、Ｐ型領域６８２ＰＣがＮ型領域６８１ＮＣの上方に形成されている。各半導体領域６８２の間で、Ｐ型領域６８２ＰＡはＹ方向に並び、Ｐ型領域６８２ＰＢはＹ方向に並び、Ｐ型領域６８２ＰＣはＹ方向に並ぶ。各半導体領域６８２は、間にＰ型領域６８２Ｐを挟むようにしてナノワイヤを含む。Ｐ型領域６８２ＰＡは、ＰチャネルＭＯＳトランジスタ７１Ｐのドレインとなり、Ｐ型領域６８２ＰＢは、ＰチャネルＭＯＳトランジスタ７１Ｐ及び７３Ｐのソースとなり、Ｐ型領域６８２ＰＣは、ＰチャネルＭＯＳトランジスタ７３Ｐのドレインとなる。
図２７及び図２８に示すように、フィン６８３の上方に、Ｘ方向に延び、ローカル配線６９４と平面視で重なって配置される半導体領域６８４が設けられている。ここでは、２個の半導体領域６８４が設けられている。各半導体領域６８４は、Ｘ方向に並び、平面視でＮ型領域６８３Ｎと重なる複数のＰ型領域６８４Ｐを含む。ここでは、Ｐ型領域６８４Ｐとして、Ｐ型領域６８４ＰＡがＮ型領域６８３ＮＡの上方に形成され、Ｐ型領域６８４ＰＢがＮ型領域６８３ＮＢの上方に形成され、Ｐ型領域６８４ＰＣがＮ型領域６８３ＮＣの上方に形成されている。各半導体領域６８４の間で、Ｐ型領域６８４ＰＡはＹ方向に並び、Ｐ型領域６８４ＰＢはＹ方向に並び、Ｐ型領域６８４ＰＣはＹ方向に並ぶ。各半導体領域６８４は、間にＰ型領域６８４Ｐを挟むようにしてナノワイヤを含む。Ｐ型領域６８４Ｐは、疑似ＰチャネルＭＯＳトランジスタ７２Ｐのソース又はドレインとなる。
図２６～図２８に示すように、ＮチャネルＭＯＳトランジスタ７１Ｎ及びＰチャネルＭＯＳトランジスタ７１Ｐに共通のゲート電極６３０Ａと、ＮチャネルＭＯＳトランジスタ７３Ｎ及びＰチャネルＭＯＳトランジスタ７３Ｐに共通のゲート電極６３０Ｂとが形成されている。ゲート電極６３０Ａは、ローカル配線６９１Ａとローカル配線６９２Ａとの積層体と、ローカル配線６９１Ｂとローカル配線６９２Ｂとの積層体との間に形成されている。ゲート電極６３０Ｂは、ローカル配線６９１Ｂとローカル配線６９２Ｂとの積層体と、ローカル配線６９１Ｃとローカル配線６９２Ｃとの積層体との間に形成されている。ゲート電極６３０Ａ及び６３０Ｂは、Ｙ方向に延びる。ゲート電極６３０Ａ及び６３０Ｂとフィン６８１との間、並びにゲート電極６３０Ａ及び６３０Ｂと半導体領域６８２との間に、ゲート絶縁膜６３１が形成されている。
図２６、図２７及び図２９に示すように、一対の疑似ＮチャネルＭＯＳトランジスタ７２Ｎ及び疑似ＰチャネルＭＯＳトランジスタ７２Ｐに共通の疑似ゲート電極６３０Ｃと、もう一対の疑似ＮチャネルＭＯＳトランジスタ７２Ｎ及び疑似ＰチャネルＭＯＳトランジスタ７２Ｐに共通の疑似ゲート電極６３０Ｄとが形成されている。疑似ゲート電極６３０Ｃは、ローカル配線６９３Ａとローカル配線６９４Ａとの積層体と、ローカル配線６９３Ｂとローカル配線６９４Ｂとの積層体との間に形成されている。疑似ゲート電極６３０Ｄは、ローカル配線６９３Ｂとローカル配線６９４Ｂとの積層体と、ローカル配線６９３Ｃとローカル配線６９４Ｃとの積層体との間に形成されている。疑似ゲート電極６３０Ｃ及び６３０Ｄは、Ｙ方向に延び、疑似ゲート電極６３０Ｄはゲート電極６３０Ｂと一体化されている。疑似ゲート電極６３０Ｃ及び６３０Ｄとフィン６８３との間、並びに疑似ゲート電極６３０Ｃ及び６３０Ｄと半導体領域６８４との間にも、ゲート絶縁膜６３１が形成されている。
図２８～図２９に示すように、基板１０１及び素子分離膜１０２の上方に絶縁膜１５１が形成されている。ローカル配線６９１～６９４と、ゲート電極６３０Ａ及び６３０Ｂと、疑似ゲート電極６３０Ｃ及び６３０Ｄとは絶縁膜１５１に埋め込まれている。また、平面視で、ローカル配線６９２Ｂは、ローカル配線６９１Ｂの電源線９１０側の端部までは達しておらず、ローカル配線６９２Ｂの電源線９１０側の端部とローカル配線６９１Ｂの電源線９１０側の端部との間では、絶縁膜１０６上に絶縁膜（図示せず）が形成されている。平面視で、ローカル配線６９４Ｂは、ローカル配線６９３Ｂの電源線９６０側の端部までは達しておらず、ローカル配線６９４Ｂの電源線９６０側の端部とローカル配線６９３Ｂの電源線９６０側の端部との間では、絶縁膜１０６上に絶縁膜（図示せず）が形成されている。平面視で、ローカル配線６９４Ｃは、ローカル配線６９３Ｃの電源線９６０側の端部までは達しておらず、ローカル配線６９４Ｃの電源線９６０側の端部とローカル配線６９３Ｃの電源線９６０側の端部との間では、絶縁膜１０６上に絶縁膜（図示せず）が形成されている。
絶縁膜１５１と、上記の絶縁膜１０６上の絶縁膜（図示せず）と、ローカル配線６９２及び６９４と、ゲート電極６３０Ａ及び６３０Ｂと、疑似ゲート電極６３０Ｃ及び６３０Ｄとの上に絶縁膜１５３が形成され、絶縁膜１５３の上に絶縁膜１５４が形成されている。
図２６及び図２７に示すように、ローカル配線６９２Ｂと電源線９２０との間に、電源線９２０に達するコンタクトホール６６２が形成されている。ローカル配線６９２Ｂはコンタクトホール６６２内の導電体を通じて電源線９２０に接続されている。ローカル配線６９２Ｂは、電源線９２０とＰ型領域６８２ＰＢとを電気的に接続する。
図２７に示すように、絶縁膜１５３に、ゲート電極６３０Ａに達するコンタクトホール６６３Ａと、疑似ゲート電極６３０Ｃに達するコンタクトホール６６３Ｂ及び６６３Ｃと、疑似ゲート電極６３０Ｄに達するコンタクトホール６６３Ｄとが形成されている。コンタクトホール６６３Ａは、電源線９２０の上方に形成されている。コンタクトホール６６３Ｂは、電源線９５０の上方に形成されている。コンタクトホール６６３Ｃは、電源線９６０の上方に形成されている。コンタクトホール６６３Ｄは、電源線９５０の上方に形成されている。
図２７に示すように、絶縁膜１５３に、ローカル配線６９２Ｃに達するコンタクトホール６６４Ａと、ローカル配線６９４Ａに達するコンタクトホール６６４Ｂと、ローカル配線６９４Ｂに達するコンタクトホール６６４Ｃと、ローカル配線６９４Ｃに達するコンタクトホール６６４Ｄとが形成されている。コンタクトホール６６４Ａは、ローカル配線６９２Ｃの電源線９１０側の端部に達する。コンタクトホール６６４Ｂは、ローカル配線６９４Ａの電源線９６０側の端部に達する。コンタクトホール６６４Ｃは、ローカル配線６９４Ｂの電源線９６０側の端部に達する。コンタクトホール６６４Ｄは、ローカル配線６９４Ｃの電源線９６０側の端部に達する。
図２６及び図２７に示すように、絶縁膜１５３等に、ローカル配線６９３Ｂに達するコンタクトホール６６５Ａと、ローカル配線６９３Ｃに達するコンタクトホール６６５Ｂとが形成されている。コンタクトホール６６５Ａは、ローカル配線６９３Ｂの電源線９６０側の端部に達する。コンタクトホール６６５Ｂは、ローカル配線６９３Ｃの電源線９６０側の端部に達する。
絶縁膜１５４内に、信号線６７１ＩＮ及び６７１ＯＵＴと、信号線６７２Ａ、６７２Ｂ、６７２Ｃ及び６７２Ｄとが形成されている。信号線６７１ＩＮ及び６７１ＯＵＴと、信号線６７２Ａ、６７２Ｂ、６７２Ｃ及び６７２Ｄとは、Ｘ方向に延びる。
信号線６７１ＩＮは、コンタクトホール６６３Ａ内の導電体を通じてゲート電極６３０Ａに接続される。信号線６７１ＯＵＴは、コンタクトホール６６４Ａ内の導電体を通じてローカル配線６９２Ｃに接続される。信号線６７１ＩＮは入力端子１１として機能し、信号線６７１ＯＵＴは出力端子１２として機能する。
信号線６７２Ａは、コンタクトホール６６４Ｂ内の導電体を通じてローカル配線６９４Ａに接続される。信号線６７２Ａは、コンタクトホール６６４Ｃ内の導電体を通じてローカル配線６９４Ｂにも接続される。信号線６７２Ｂは、コンタクトホール６６５Ａ内の導電体を通じてローカル配線６９３Ｂに接続される。信号線６７２Ｂは、コンタクトホール６６５Ｂ内の導電体を通じてローカル配線６９３Ｃにも接続される。信号線６７２Ｃは、コンタクトホール６６３Ｃ内の導電体を通じて疑似ゲート電極６３０Ｃに接続される。信号線６７２Ｃは、コンタクトホール６６４Ｄ内の導電体を通じてローカル配線６９４Ｃにも接続される。信号線６７２Ｄは、コンタクトホール６６３Ｂ内の導電体を通じて疑似ゲート電極６３０Ｃに接続される。信号線６７２Ｄは、コンタクトホール６６３Ｄ内の導電体を通じて疑似ゲート電極６３０Ｄにも接続される。
図２５～図２７に示すように、第６の実施形態では、信号線６７１ＩＮに入力信号ＩＮが入力されると、インバータ６１からローカル配線６９１Ａに反転信号８１が出力される。反転信号８１は、ローカル配線６９３Ａに伝達され、コンタクトホール６６７Ａ内の導電体を通じてローカル配線６９４Ａに伝達される。その後、コンタクトホール６６４Ｂ内の導電体を通じて信号線６７２Ａに伝達され、コンタクトホール６６４Ｃ内の導電体を通じてローカル配線６９４Ｂに伝達される。その後、コンタクトホール６６７Ｂ内の導電体を通じてローカル配線６９３Ｂに伝達され、コンタクトホール６６５Ａ内の導電体を通じて信号線６７２Ｂに伝達される。その後、コンタクトホール６６５Ｂ内の導電体を通じてローカル配線６９３Ｃに伝達され、コンタクトホール６６７Ｃ内の導電体を通じてローカル配線６９４Ｃに伝達される。その後、コンタクトホール６６４Ｄ内の導電体を通じて信号線６７２Ｃに伝達され、コンタクトホール６６３Ｃ内の導電体を通じて疑似ゲート電極６３０Ｃに伝達される。その後、コンタクトホール６６３Ｂ内の導電体を通じて信号線６７２Ｄに伝達され、コンタクトホール６６３Ｄ内の導電体を通じて疑似ゲート電極６３０Ｄに伝達される。このようにして、遅延調整部６２により反転信号８１に遅延が生じる。遅延が生じた反転信号８２はインバータ６３によって再度反転され、信号線６７１ＯＵＴから出力信号ＯＵＴが出力される。
なお、インバータ６１又は６３に含まれるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの対は２以上であってもよい。
例えば、基板に形成された電源線の材料には、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）又はタングステン（Ｗ）等が用いられる。例えば、フィンの上方に設けられる電源線の材料には、銅（Ｃｕ）、ルテニウム（Ｒｕ）又はコバルト（Ｃｏ）等が用いられる。銅又はコバルトを用いる場合、導電性の下地膜（バリアメタル膜）、例えばタンタル（Ｔａ）膜又は窒化タンタル（ＴａＮ）膜を形成することが好ましいが、ルテニウムを用いる場合は、下地膜を形成しなくてもよい。
例えば、ローカル配線の材料には、銅（Ｃｕ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）又はタングステン（Ｗ）等が用いられる。銅、コバルト又はタングステンを用いる場合、導電性の下地膜（バリアメタル膜）、例えばチタン（Ｔｉ）膜又は窒化チタン（ＴｉＮ）膜を形成することが好ましいが、ルテニウムを用いる場合は、下地膜を形成しなくてもよい。例えば、コンタクトホール内の導電体（ビア）には、例えばローカル配線の材料と同様の材料、又はフィンの上方に設けられる配線の材料と同様の材料を用いることができる。
例えば、基板には、シリコン（Ｓｉ）等の半導体を用いることができる。例えば、フィンは、基板をパターニングすることで形成することができる。フィンのローカル配線と接する部分にニッケル（Ｎｉ）又はコバルト（Ｃｏ）等の高融点金属のシリサイドを設けてもよい。
例えば、ナノワイヤには、シリコン（Ｓｉ）等の半導体を用いることができる。また、ナノワイヤの間のＰ型領域には、ナノワイヤの端面からエピタキシャル成長させた、Ｓｉ、炭化シリコン（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）等の半導体を用いることができる。
例えば、疑似ゲート電極及びゲート電極には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、多結晶シリコン（ポリＳｉ）等の導電材料を用いることができる。例えば、疑似ゲート絶縁膜及びゲート絶縁膜には、ハフニウム酸化物、アルミニウム酸化物、ハフニウム及びアルミニウムの酸化物等の高誘電体材料を用いることができる。
例えば、フィンの上方に設けられる電源線は、それらの下部に配置されるコンタクトホールとともに、デュアルダマシン法により形成されている。また、フィンの上方に設けられる配線は、それらの下部に配置されるコンタクトホールとは別個に、シングルダマシン法で形成されていてもよい。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１、４、５、６：半導体装置
１１：入力端子
１２：出力端子
２０ＣＲ、２０ＣＰ：キャパシタ
２０Ｒ：抵抗体
２１Ｎ、７２Ｎ：疑似ＮチャネルＭＯＳトランジスタ
２１Ｐ、７２Ｐ：疑似ＰチャネルＭＯＳトランジスタ
６１、６３：インバータ
６２：遅延調整部
７１Ｎ、７３Ｎ：ＮチャネルＭＯＳトランジスタ
７１Ｐ、７３Ｐ：ＰチャネルＭＯＳトランジスタ
１８１、６８１、６８３：フィン
１８１Ｎ、２８１Ｎ、６８１Ｎ、６８３Ｎ：Ｎ型領域
１８２、２８１、６８２、６８４：半導体領域
１８２Ｐ、６８２Ｐ、６８４Ｐ：Ｐ型領域

Claims (12)

  1. 基板と、
    前記基板上に形成された第１の半導体領域と、
    前記基板上に形成され、前記第１の半導体領域に電気的に接続された第２の半導体領域と、
    前記基板上に形成され、前記第１の半導体領域と前記第２の半導体領域との間に位置する第３の半導体領域と、
    前記第１の半導体領域上に形成された第４の半導体領域と、
    前記第２の半導体領域上に形成され、前記第４の半導体領域に電気的に接続された第５の半導体領域と、
    前記第３の半導体領域上に形成され、前記第４の半導体領域と前記第５の半導体領域との間に位置する第６の半導体領域と、
    前記第１の半導体領域と前記第２の半導体領域との間、及び、前記第４の半導体領域と前記第５の半導体領域との間に形成され、前記第３の半導体領域及び前記第６の半導体領域を覆う導電体を有する抵抗体と、
    前記第１の半導体領域及び前記第２の半導体領域が電気的に接続された第１の電源線と、
    前記第４の半導体領域及び前記第５の半導体領域が電気的に接続された第２の電源線と、
    を有し、
    前記第１の半導体領域及び前記第２の半導体領域は第１の導電型を有し、
    前記第４の半導体領域及び前記第５の半導体領域は前記第１の導電型とは異なる第２の導電型を有することを特徴とする半導体装置。
  2. 前記抵抗体は、前記第１の半導体領域と前記第２の半導体領域とが並ぶ方向に平面視で垂直な方向に延在することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の電源線に接地電位が供給され、前記第２の電源線に前記接地電位より高い電源電位が供給される場合、前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、
    前記第２の電源線に接地電位が供給され、前記第１の電源線に前記接地電位より高い電源電位が供給される場合、前記第２の導電型はＮ型であり、前記第１の導電型はＰ型であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１の電源線に接地電位が供給され、前記第２の電源線に前記接地電位より高い電源電位が供給される場合、前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であり、
    前記第２の電源線に接地電位が供給され、前記第１の電源線に前記接地電位より高い電源電位が供給される場合、前記第２の導電型はＰ型であり、前記第１の導電型はＮ型であることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第１の電源線及び前記第２の電源線は、前記基板に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１の電源線と前記第１の半導体領域とを電気的に接続する第１のローカル配線と、
    前記第１の電源線と前記第２の半導体領域とを電気的に接続する第２のローカル配線と、
    前記第２の電源線と前記第４の半導体領域とを電気的に接続する第３のローカル配線と、
    前記第２の電源線と前記第５の半導体領域とを電気的に接続する第４のローカル配線と、
    を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第１の半導体領域、前記第２の半導体領域、前記第３の半導体領域、前記第４の半導体領域、前記第５の半導体領域、前記第６の半導体領域及び前記導電体を含む基本構造を複数有し、
    複数の前記基本構造は、前記抵抗体が延びる方向に平面視で垂直な方向に並んで配置され、
    隣り合う前記基本構造の間で前記抵抗体が電気的に直列に接続されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域は、前記基板上に形成されたフィンに形成され、
    前記第４の半導体領域、前記第５の半導体領域及び前記第６の半導体領域は、前記フィンの上方に形成されたナノワイヤに形成されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 基板と、
    前記基板上に形成された第１の半導体領域及び第２の半導体領域と、
    前記第１の半導体領域上に形成された第３の半導体領域と、
    前記第２の半導体領域上に形成された第４の半導体領域と、
    前記第１の半導体領域と前記第２の半導体領域との間、及び、前記第３の半導体領域と前記第４の半導体領域との間に形成された導電体を有する抵抗体と、
    を有し、
    前記第１の半導体領域、前記第２の半導体領域、前記第３の半導体領域及び前記第４の半導体領域は、電気的にフローティングであることを特徴とする半導体装置。
  10. 前記抵抗体に、前記第１の半導体領域と前記第２の半導体領域とが並ぶ方向に垂直な方向に電流が流れることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１の半導体領域、前記第２の半導体領域、前記第３の半導体領域、前記第４の半導体領域及び前記導電体を含む基本構造を複数有し、
    複数の前記基本構造は、前記導電体が延びる方向に垂直な方向に並んで配置され、
    隣り合う前記基本構造の間で前記導電体が電気的に直列に接続されていることを特徴とする請求項９又は１０に記載の半導体装置。
  12. 前記第１の半導体領域及び前記第２の半導体領域は、前記基板上に形成されたフィンに形成され、
    前記第３の半導体領域及び前記第４の半導体領域は、前記フィンの上方に形成されたナノワイヤに形成されていることを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置。
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