JP6280747B2 - 半導体集積回路装置及びその製造方法 - Google Patents
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Description
(付記1)少なくとも第1の第1導電型ウェル領域を有する半導体基板と、前記第1の第1導電型ウェル領域に設けられ、第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第1ゲート電極の直下に設けられた第1導電型の第1チャネルドープ領域と、前記第1ゲート電極の両脇に設けられた前記第1導電型と反対導電型の第2導電型の第1エクステンション領域と、第2導電型の第1ソース領域及び第2導電型の第1ドレイン領域と、前記第1ドレイン領域を分離するとともに前記第1チャネルドープ領域の形成されていない領域に形成された第2導電型の第1バラスト抵抗とを含む第2導電型チャネルの第1の絶縁ゲート型トランジスタとを有し、前記第1バラスト抵抗のピーク不純物濃度は前記第1エクステンション領域のピーク不純物濃度より小さく、且つ、前記第1バラスト抵抗の深さは前記第1エクステンション領域の深さより深いことを特徴とする半導体集積回路装置。
(付記2)前記第1バラスト抵抗の直上に、サリサイドブロックとなる絶縁膜パターンを有することを特徴とする付記1に記載の半導体集積回路装置。
(付記3)前記半導体基板は、さらに第2の第1導電型ウェル領域を有しており、前記第2の第1導電型ウェル領域に設けられ、第2ゲート絶縁膜を介して設けられた第2ゲート電極と、前記第2ゲート電極の両脇に設けられた第2導電型の低濃度ソース・ドレイン領域と、前記低濃度ソース・ドレイン領域より不純物濃度の高い第2導電型の第2ソース領域及び第2導電型の第2ドレイン領域とを含む、前記第1の絶縁ゲート型トランジスタより駆動電圧の高い第2導電型チャネルの第2の絶縁ゲート型トランジスタを有し、前記第1バラスト抵抗の不純物濃度は前記低濃度ソース・ドレイン領域の不純物濃度と同じかそれよりも高く、且つ、前記第1バラスト抵抗の深さは前記低濃度ソース・ドレイン領域の深さと同じかそれよりも深いことを特徴とする付記1または付記2に記載の半導体集積回路装置。
(付記4)前記半導体基板は、さらに第3の第1導電型ウェル領域を有しており、前記第3の第1導電型ウェル領域に設けられ、第3ゲート絶縁膜を介して設けられた第3ゲート電極と、前記第3ゲート電極の直下に設けられた第1導電型の第2チャネルドープ領域と、前記第3ゲート電極の両脇に設けられた第2導電型の第2エクステンション領域と、第2導電型の第3ソース領域及び第2導電型の第3ドレイン領域とを含む、前記第1の絶縁ゲート型トランジスタと同じ駆動電圧の第2導電型チャネルの第3の絶縁ゲート型トランジスタを有していることを特徴とする付記1乃至付記3のいずれか1に記載の半導体集積回路装置。
(付記5)前記半導体基板は、さらに第4の第1導電型ウェル領域を有しており、前記第4の第1導電型ウェル領域に、フローティングゲートを有する複数のフラッシュメモリ素子を有することを特徴とする付記1乃至付記4のいずれか1に記載の半導体集積回路装置。
(付記6)前記半導体基板は、第1の第2導電型ウェル領域を有しており、前記第1の第2導電型ウェル領域に設けられ、第4ゲート絶縁膜を介して設けられた第4ゲート電極と、前記第4ゲート電極の直下に設けられた第2導電型の第3チャネルドープ領域と、前記第4ゲート電極の両脇に設けられた第1導電型の第3エクステンション領域と、第1導電型の第4ソース領域及び第1導電型の第4ドレイン領域と、前記第1導電型の第4ドレイン領域を分離する第1導電型の第2バラスト抵抗とを含む第1導電型チャネルの第1の絶縁ゲート型トランジスタを有し、前記第1バラスト抵抗の第2導電型不純物濃度は、前記第3チャネルドープ領域の第2導電型不純物濃度から前記第1の第2導電型ウェル領域の第2導電型不純物濃度を引いた値と同じであり、且つ、前記第1バラスト抵抗の深さは前記第3チャネルドープ領域の深さと同じであり、前記第2バラスト抵抗の第1導電型不純物濃度は、前記第1チャネルドープ領域の第1導電型不純物濃度から前記第1の第1導電型ウェル領域の第1導電型不純物濃度を引いた値と同じであり、且つ、前記第2バラスト抵抗の深さは前記第1チャネルドープ領域の深さと同じであることを特徴とする付記1または付記2に記載の半導体集積回路装置。
(付記7)半導体基板に素子分離領域で分離された複数の素子形成領域を形成する工程と、前記素子形成領域の内の少なくとも2つの素子形成領域に第1導電型不純物を導入して低電圧駆動トランジスタ形成用の第1の第1導電型ウェル領域と前記第1の第1導電型ウェル領域に形成するトランジスタより高電圧で駆動する高電圧駆動トランジスタ用の第2の第1導電型ウェル領域を形成する工程と、前記第2の第1導電型ウェル領域と前記第1の第1導電型ウェル領域の一部をマスクした状態で前記半導体基板に不純物を導入し、前記第1の第1導電型ウェル領域の他の一部の表面に第1導電型の第1チャネルドープ領域を形成する工程と、前記第1チャネルドープ領域上に第1ゲート絶縁膜を介して第1ゲート電極を形成するとともに、前記第2の第1導電型ウェル領域上に第2ゲート絶縁膜を介して第2ゲート電極を形成する工程と、前記第2の第1導電型ウェル領域に、前記第2ゲート電極をマスクとして不純物を導入して前記第1導電型と反対導電型の第2導電型の低濃度ソース・ドレイン領域を形成するとともに、前記第1の第1導電型ウェル領域の前記第1チャネルドープ領域をマスクして前記不純物を導入して前記第1チャネルドープ領域の形成されていない領域に第2導電型の第1抵抗形成層を形成する工程と、前記第1チャネルドープ領域に、前記第1ゲート電極をマスクとして不純物を導入して第2導電型の第1エクステンション領域を形成する工程と、前記第1ゲート電極及び第2ゲート電極の側壁上のサイドウォールと前記第1抵抗形成層上に選択的に設けた絶縁膜パターンをマスクとして不純物を導入して、前記第1の第1導電型ウェル領域に前記低濃度ソース・ドレイン領域より高濃度の第2導電型の第1ソース領域及び第2導電型の第1ドレイン領域、及び、前記第2の第1導電型ウェル領域に前記低濃度ソース・ドレイン領域より高濃度の第2導電型の第2ソース領域及び第2導電型の第2ドレイン領域を、それぞれ形成して、前記絶縁膜パターンの直下の前記第1抵抗形成層を第1バラスト抵抗とする工程を有することを特徴とする半導体集積回路装置の製造方法。
(付記8)前記第1ゲート絶縁膜を形成する工程において、前記第1の第1導電型ウェル領域の前記第1チャネルドープ領域を除く領域に前記第2ゲート絶縁膜を形成する工程で形成した絶縁膜を残存させておき、前記第1抵抗形成層の形成工程において、前記残存させた絶縁膜を介して不純物を導入することを特徴とする付記7に記載の半導体集積回路装置の製造方法。
(付記9)前記第1抵抗形成層を形成する工程において、前記第1の第1導電型ウェル領域を覆うように3nm以上の膜厚の堆積絶縁膜を設け、前記堆積絶縁膜を介して不純物を導入することを特徴とする付記7に記載の半導体集積回路装置の製造方法。
(付記10)前記第1の第1導電型ウェル領域を形成する工程において、他の前記素子形成領域に前記第1の第1導電型ウェル領域に形成するトランジスタと同じ駆動電圧のトランジスタ用の第3の第1導電型ウェル領域を形成する工程を有し、前記第1の第1導電型ウェル領域に形成するトランジスタの前記第1チャネルドープ領域の形成工程、第1ゲート絶縁膜及び第1ゲート電極の形成工程、前記第1エクステンション領域の形成工程、前記サイドウォールの形成工程、及び、前記第1ソース領域と前記第1ドレイン領域の形成工程を利用して、前記第3の第1導電型ウェル領域に第2チャネルドープ領域、第2ゲート絶縁膜、第2ゲート電極、第2導電型の第2エクステンション領域、第2導電型の第2ソース領域及び第2導電型の第2ドレイン領域を形成することを特徴とする付記7乃至付記9のいずれか1に記載の半導体集積回路装置の製造方法。
(付記11)他の前記素子形成領域に第4の第1導電型ウェル領域を形成する工程をさらに有し、前記第4の第1導電型ウェル領域にフローティングゲートを有するフラッシュメモリ素子を設ける工程を有することを特徴とする付記10に記載の半導体集積回路装置の製造方法。
(付記12)前記サイドウォール及び前記絶縁膜パターンをサリサイドブロックとして、露出部にシリサイド層を形成する工程をさらに有することを特徴とする付記7乃至付記11のいずれか1に記載の半導体集積回路装置の製造方法。
(付記13)半導体基板に素子分離領域で分離された複数の素子形成領域を形成する工程と、前記素子形成領域の内の少なくとも1つの素子形成領域に第1導電型不純物を導入して第1の第1導電型ウェル領域を形成する工程と、他の前記素子形成領域の少なくとも一つの素子形成領域に第2導電型不純物を導入して第1の第2導電型ウェル領域を形成する工程と、前記第1の第1導電型ウェル領域の一部に第1導電型の第1チャネルドープ領域を形成するとともに、前記第1の第2導電型ウェル領域の一部に第1導電型の第1抵抗形成層を形成する工程と、前記第1の第1導電型ウェル領域の前記第1チャネルドープ領域以外の領域に第2導電型の第2抵抗形成層を形成するとともに、前記第1の第2導電型ウェル領域の前記第1抵抗形成層以外の領域に第2導電型の第2チャネルドープ領域を形成する工程と、前記第1の第1導電型ウェル領域上に第1ゲート絶縁膜を介して第1ゲート電極を設ける工程と、前記第1の第2導電型ウェル領域上に第2ゲート絶縁膜を介して第2ゲート電極を設ける工程と、前記第1ゲート電極の側壁上に設けた第1サイドウォールと前記第2抵抗形成層上に設けた第1絶縁膜パターンをマスクとして不純物を導入することによって、前記第1の第1導電型ウェル領域に前記第2抵抗形成層より高不純物濃度の第2導電型の第1ソース領域及び第2導電型の第1ドレイン領域を形成するとともに、前記第1絶縁膜パターンの直下の前記第2抵抗形成層を第2バラスト抵抗とする工程と、前記第2ゲート電極の側壁上に設けた第2サイドウォールと前記第1抵抗形成層上に設けた第2絶縁膜パターンをマスクとして不純物を導入することによって、前記第1の第2導電型ウェル領域に前記第1抵抗形成層より高不純物濃度の第1導電型の第2ソース領域及び第1導電型の第2ドレイン領域を形成するとともに、前記第2絶縁膜パターンの直下の前記第1抵抗形成層を第1バラスト抵抗とする工程とを有していることを特徴とする半導体集積回路装置の製造方法。
(付記14)前記第1サイドウォールを形成する前に、前記第1ゲート電極をマスクとして、前記第1チャネルドープ領域に不純物を導入して前記第1ソース領域及び前記第1ドレイン領域より浅く且つ低濃度の第2導電型の第1エクステンション領域を形成する工程と、前記第2サイドウォールを形成する前に、前記第2ゲート電極をマスクとして、前記第2チャネルドープ領域に不純物を導入して前記第2ソース領域及び前記第2ドレイン領域より浅く且つ低濃度の第1導電型の第2エクステンション領域を形成する工程とを有することを特徴とする付記13に記載の半導体集積回路装置の製造方法。
(付記15)前記第1サイドウォール、前記第2サイドウォール、前記第1絶縁膜パターン及び前記第2絶縁膜パターンをサリサイドブロックとして、露出部にシリサイド層を形成する工程をさらに有することを特徴とする付記13または付記14に記載の半導体集積回路装置の製造方法。
2 第2の絶縁ゲート型トランジスタ
3 第3の絶縁ゲート型トランジスタ
10 半導体基板
11 素子分離領域
12 第1のウェル領域
13,23,43 ゲート絶縁膜
14,24,44 ゲート電極
15,25,45 サイドウォール
16 LDD領域
17,27,47 ソース領域
18,28,48 ドレイン領域
21 第2のウェル領域
22,42 チャネルドープ領域
26,46 エクステンション領域
30 バラスト抵抗部
31 絶縁膜パターン
32 抵抗層
33,36 レジストパターン
34 第2導電型不純物
35 スルー酸化膜
37 サイドエッチング部
38 堆積スルー酸化膜
41 第3のウェル領域
51,201 シリコン基板
52,202 素子分離領域
53,203 SiO2膜
54,204 レジストパターン
55,205 p型ウェル領域
56,206 レジストパターン
57,58,207,208 p型ウェル領域
59,209 レジストパターン
60,61,210,211 p型チャネルドープ領域
62,212 SiO2膜
63,213 レジストパターン
64,214 SiO2膜
65〜67、215〜217 ゲート電極
68,218 レジストパターン
69,219 n型LDD領域
70 n−型領域
71,220 レジストパターン
72,73,221,222 n型エクステンション領域
74,223 レジストパターン
75,224 サイドウォール
76,225 サリサイドブロック
77,79,81,226,228,230 n+型ソース領域
78,80,82,227,229,231 n+型ドレイン領域
83,232 バラスト抵抗
84,233 Coシリサイド層
85 p型ウェル領域
86 レジストパターン
87 p型チャネルドープ領域
88 トンネル酸化膜
89 アモルファスシリコン層
90 ONO膜
91 レジストパターン
92 フローティングゲート
93 コントロールゲート
94 SiN膜
95 n型LDD領域
96 サイドウォール
97 n+型ソース・ドレイン領域
98 SiO2膜
101 シリコン基板
102 素子分離領域
103 SiO2膜
104 レジストパターン
105,106 n型ウェル領域
107 レジストパターン
108,109 p型ウェル領域
110 レジストパターン
111,112 チャネルドープ領域
113 p−型領域
114 レジストパターン
115,116 チャネルドープ領域
117 n−型領域
118 SiO2膜
119〜122 ゲート電極
123 レジストパターン
124,125 n型エクステンション領域
126 レジストパターン
127,128 p型エクステンション領域
129 レジストパターン
130 サイドウォール
131,132 サリサイドブロック
133 レジストパターン
134,136 n+型ソース領域
135,137 n+型ドレイン領域
138 バラスト抵抗
139 レジストパターン
140,142 p+型ソース領域
141,143 p+型ドレイン領域
144 バラスト抵抗
145 Coシリサイド層
Claims (7)
- 少なくとも第1の第1導電型ウェル領域を有する半導体基板と、
前記第1の第1導電型ウェル領域に設けられ、第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第1ゲート電極の直下に設けられた第1導電型の第1チャネルドープ領域と、前記第1ゲート電極の両脇に設けられた前記第1導電型と反対導電型の第2導電型の第1エクステンション領域と、第2導電型の第1ソース領域及び第2導電型の第1ドレイン領域と、前記第1ドレイン領域を分離するとともに前記第1チャネルドープ領域の形成されていない領域に形成された第2導電型の第1バラスト抵抗とを含む第2導電型チャネルの第1の絶縁ゲート型トランジスタと
を有し、
前記第1バラスト抵抗のピーク不純物濃度は前記第1エクステンション領域のピーク不純物濃度より小さく、且つ、前記第1バラスト抵抗の深さは前記第1エクステンション領域の深さより深いことを特徴とする半導体集積回路装置。 - 前記半導体基板は、さらに第2の第1導電型ウェル領域を有しており、
前記第2の第1導電型ウェル領域に設けられ、第2ゲート絶縁膜を介して設けられた第2ゲート電極と、前記第2ゲート電極の両脇に設けられた第2導電型の低濃度ソース・ドレイン領域と、前記低濃度ソース・ドレイン領域より不純物濃度の高い第2導電型の第2ソース領域及び第2導電型の第2ドレイン領域とを含む、前記第1の絶縁ゲート型トランジスタより駆動電圧の高い第2導電型チャネルの第2の絶縁ゲート型トランジスタを有し、
前記第1バラスト抵抗の不純物濃度は前記低濃度ソース・ドレイン領域の不純物濃度と同じかそれよりも高く、且つ、前記第1バラスト抵抗の深さは前記低濃度ソース・ドレイン領域の深さと同じかそれよりも深いことを特徴とする請求項1に記載の半導体集積回路装置。 - 前記半導体基板は、第1の第2導電型ウェル領域を有しており、
前記第1の第2導電型ウェル領域に設けられ、第3ゲート絶縁膜を介して設けられた第3ゲート電極と、前記第3ゲート電極の直下に設けられた第2導電型の第2チャネルドープ領域と、前記第3ゲート電極の両脇に設けられた第1導電型の第2エクステンション領域と、第1導電型の第3ソース領域及び第1導電型の第3ドレイン領域と、前記第1導電型の第3ドレイン領域を分離する第1導電型の第2バラスト抵抗とを含む第1導電型チャネルの第1の絶縁ゲート型トランジスタを有し、
前記第1バラスト抵抗の第2導電型不純物濃度は、前記第2チャネルドープ領域の第2導電型不純物濃度から前記第1の第2導電型ウェル領域の第2導電型不純物濃度を引いた値と同じであり、且つ、前記第1バラスト抵抗の深さは前記第2チャネルドープ領域の深さと同じであり、
前記第2バラスト抵抗の第1導電型不純物濃度は、前記第1チャネルドープ領域の第1導電型不純物濃度から前記第1の第1導電型ウェル領域の第1導電型不純物濃度を引いた値と同じであり、且つ、前記第2バラスト抵抗の深さは前記第1チャネルドープ領域の深さと同じであることを特徴とする請求項1に記載の半導体集積回路装置。 - 半導体基板に素子分離領域で分離された複数の素子形成領域を形成する工程と、
前記素子形成領域の内の少なくとも2つの素子形成領域に第1導電型不純物を導入して低電圧駆動トランジスタ形成用の第1の第1導電型ウェル領域と前記第1の第1導電型ウェル領域に形成するトランジスタより高電圧で駆動する高電圧駆動トランジスタ用の第2の第1導電型ウェル領域を形成する工程と、
前記第2の第1導電型ウェル領域と前記第1の第1導電型ウェル領域の一部をマスクした状態で前記半導体基板に不純物を導入し、前記第1の第1導電型ウェル領域の他の一部の表面に第1導電型の第1チャネルドープ領域を形成する工程と、
前記第1チャネルドープ領域上に第1ゲート絶縁膜を介して第1ゲート電極を形成するとともに、前記第2の第1導電型ウェル領域上に第2ゲート絶縁膜を介して第2ゲート電極を形成する工程と、
前記第2の第1導電型ウェル領域に、前記第2ゲート電極をマスクとして不純物を導入して前記第1導電型と反対導電型の第2導電型の低濃度ソース・ドレイン領域を形成するとともに、前記第1の第1導電型ウェル領域の前記第1チャネルドープ領域をマスクして前記不純物を導入して前記第1チャネルドープ領域の形成されていない領域に第2導電型の第1抵抗形成層を形成する工程と、
前記第1チャネルドープ領域に、前記第1ゲート電極をマスクとして不純物を導入して第2導電型の第1エクステンション領域を形成する工程と、
前記第1ゲート電極及び第2ゲート電極の側壁上のサイドウォールと前記第1抵抗形成層上に選択的に設けた絶縁膜パターンをマスクとして不純物を導入して、前記第1の第1導電型ウェル領域に前記低濃度ソース・ドレイン領域より高濃度の第2導電型の第1ソース領域及び第2導電型の第1ドレイン領域、及び、前記第2の第1導電型ウェル領域に前記低濃度ソース・ドレイン領域より高濃度の第2導電型の第2ソース領域及び第2導電型の第2ドレイン領域を、それぞれ形成して、前記絶縁膜パターンの直下の前記第1抵抗形成層を第1バラスト抵抗とする工程を
有することを特徴とする半導体集積回路装置の製造方法。 - 前記第1ゲート絶縁膜を形成する工程において、前記第1の第1導電型ウェル領域の前記第1チャネルドープ領域を除く領域に前記第2ゲート絶縁膜を形成する工程で形成した絶縁膜を残存させておき、
前記第1抵抗形成層の形成工程において、前記残存させた絶縁膜を介して不純物を導入することを特徴とする請求項4に記載の半導体集積回路装置の製造方法。 - 前記第1抵抗形成層を形成する工程において、前記第1の第1導電型ウェル領域を覆うように3nm以上の膜厚の堆積絶縁膜を設け、前記堆積絶縁膜を介して不純物を導入することを特徴とする請求項4に記載の半導体集積回路装置の製造方法。
- 半導体基板に素子分離領域で分離された複数の素子形成領域を形成する工程と、
前記素子形成領域の内の少なくとも1つの素子形成領域に第1導電型不純物を導入して第1の第1導電型ウェル領域を形成する工程と、
他の前記素子形成領域の少なくとも一つの素子形成領域に第2導電型不純物を導入して第1の第2導電型ウェル領域を形成する工程と、
前記第1の第1導電型ウェル領域の一部に第1導電型の第1チャネルドープ領域を形成するとともに、前記第1の第2導電型ウェル領域の一部に第1導電型の第1抵抗形成層を形成する工程と、
前記第1の第1導電型ウェル領域の前記第1チャネルドープ領域以外の領域に第2導電型の第2抵抗形成層を形成するとともに、前記第1の第2導電型ウェル領域の前記第1抵抗形成層以外の領域に第2導電型の第2チャネルドープ領域を形成する工程と、
前記第1の第1導電型ウェル領域上に第1ゲート絶縁膜を介して第1ゲート電極を設ける工程と、
前記第1の第2導電型ウェル領域上に第2ゲート絶縁膜を介して第2ゲート電極を設ける工程と、
前記第1ゲート電極の側壁上に設けた第1サイドウォールと前記第2抵抗形成層上に設けた第1絶縁膜パターンをマスクとして不純物を導入することによって、前記第1の第1導電型ウェル領域に前記第2抵抗形成層より高不純物濃度の第2導電型の第1ソース領域及び第2導電型の第1ドレイン領域を形成するとともに、前記第1絶縁膜パターンの直下の前記第2抵抗形成層を第2バラスト抵抗とする工程と、
前記第2ゲート電極の側壁上に設けた第2サイドウォールと前記第1抵抗形成層上に設けた第2絶縁膜パターンをマスクとして不純物を導入することによって、前記第1の第2導電型ウェル領域に前記第1抵抗形成層より高不純物濃度の第1導電型の第2ソース領域及び第1導電型の第2ドレイン領域を形成するとともに、前記第2絶縁膜パターンの直下の前記第1抵抗形成層を第1バラスト抵抗とする工程と
を有していることを特徴とする半導体集積回路装置の製造方法。
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