JP7315016B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置には各種回路領域が含まれており、回路領域の一例としてスタンダードセル領域がある。スタンダードセル領域には各種論理回路及び電源スイッチ回路が含まれる。
電源スイッチ回路は、例えば半導体装置に供給されるＶＤＤの電位の電源線と論理回路のトランジスタにＶＶＤＤの電源を供給する電源線との間に設けられ、当該トランジスタへのＶＶＤＤの電源電位の供給のオン／オフを切り替える。電源スイッチ回路を用いることで、論理回路を動作させる必要のないときに電源供給をオフとし、論理回路を構成するトランジスタで生じるリーク電流を抑制し、消費電力の低減が可能となる。
また、主たる半導体チップの裏側に、配線を含む従たる半導体チップを貼り付け、従たる半導体チップの配線を介して主たる半導体チップのトランジスタに電源電位を供給する技術が提案されている。このような技術はＢＳ－ＰＤＮ（backside-power delivery network）とよばれることがある。
米国特許出願公開第２０１５／０１６２４４８号明細書 米国特許第９７５４９２３号明細書 米国特許出願公開第２０１８／０１４５０３０号明細書 米国特許第８５３０２７３号明細書 特許第６４６９２６９号公報
これまでのところ、配線を含む従たる半導体チップ内に電源スイッチ回路を設ける場合の具体的な構成について、詳細な検討はされていない。
本発明の目的は、適切に電源スイッチ回路を設けることができる半導体装置を提供することにある。
開示の技術に係る半導体装置は、基板と、前記基板の第１の面上に形成された第１の配線層と、を有する第１のチップと、前記基板の前記第１の面とは反対側の第２の面上に形成された第２の配線層と、を有し、前記第２の配線層は、第１の電源電位が供給される第１の電源線と、第２の電源電位が供給される第２の電源線と、前記第１の電源線と前記第２の電源線との間に接続された第１のスイッチと、を有し、前記第１のチップは、第１の接地線と、前記第２の電源電位が供給される第３の電源線と、前記第１の接地線及び前記第３の電源線が配置された第１の領域と、を有し、平面視で、前記第１のスイッチは前記第１の領域と重なる。
開示の技術によれば、適切に電源スイッチ回路を設けることができる。
図１は、第１の実施形態に係る半導体装置の概要を示す断面図である。 図２は、第１の実施形態における第１のチップのレイアウトを示す図である。 図３は、第１の実施形態に係る半導体装置に含まれる回路の構成を示す回路図である。 図４は、バッファの構成を示す回路図である。 図５は、バッファの平面構成を示す模式図である。 図６は、インバータの構成を示す回路図である。 図７は、インバータの平面構成を示す模式図である。 図８は、第１の実施形態におけるパワードメインの概要を示す模式図である。 図９は、第１の実施形態に係る半導体装置の平面構成を示す模式図（その１）である。 図１０は、第１の実施形態に係る半導体装置の平面構成を示す模式図（その２）である。 図１１は、第１の実施形態に係る半導体装置を示す断面図（その１）である。 図１２は、第１の実施形態に係る半導体装置を示す断面図（その２）である。 図１３は、第１の実施形態に係る半導体装置を示す断面図（その３）である。 図１４は、第２の実施形態に係る半導体装置の平面構成を示す模式図（その１）である。 図１５は、第２の実施形態に係る半導体装置の平面構成を示す模式図（その２）である。 図１６は、第２の実施形態に係る半導体装置を示す断面図（その１）である。 図１７は、第２の実施形態に係る半導体装置を示す断面図（その２）である。 図１８は、第３の実施形態に係る半導体装置の平面構成を示す模式図（その１）である。 図１９は、第３の実施形態に係る半導体装置の平面構成を示す模式図（その２）である。 図２０は、第４の実施形態に係る半導体装置の平面構成を示す模式図である。 図２１は、第４の実施形態に係る半導体装置を示す断面図（その１）である。 図２２は、第４の実施形態に係る半導体装置を示す断面図（その２）である。 図２３は、第４の実施形態に係る半導体装置を示す断面図（その３）である。 図２４は、第５の実施形態に係る半導体装置の平面構成を示す模式図である。 図２５は、第５の実施形態に係る半導体装置を示す断面図（その１）である。 図２６は、第５の実施形態に係る半導体装置を示す断面図（その２）である。 図２７は、第６の実施形態に係る半導体装置の平面構成を示す模式図である。 図２８は、第７の実施形態に係る半導体装置の平面構成を示す模式図である。 図２９は、第８の実施形態に係る半導体装置を示す断面図である。 図３０は、第９の実施形態に係る半導体装置を示す断面図である。 図３１は、第１０の実施形態におけるパワードメインの概要を示す模式図である。 図３２は、第１０の実施形態に係る半導体装置の平面構成を示す模式図である。 図３３は、第１１の実施形態に係る半導体装置の平面構成を示す模式図である。 図３４は、第１２の実施形態に係る半導体装置の平面構成を示す模式図である。 図３５は、スイッチトランジスタの断面構成の例を示す断面図（その１）である。 図３６は、スイッチトランジスタの断面構成の例を示す断面図（その２）である。 図３７は、スイッチトランジスタの断面構成の例を示す断面図（その３）である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。また、本開示での配置の一致とは、厳密に、製造上のばらつきに起因して不一致となったものを排除するものではなく、製造上のばらつきで配置にずれが生じている場合でも、配置が一致しているものとみなすことができる。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置の概要を示す断面図である。図１に示すように、第１の実施形態に係る半導体装置は、第１のチップ１０及び第２のチップ２０を含む。
第１のチップ１０は、例えば半導体チップであり、基板１１及び第１の配線層１２を含む。基板１１は、例えばシリコン基板であり、基板１１の表面側にトランジスタ等の半導体素子が形成されている。トランジスタは、例えばソース、ドレイン及びチャネルにフィン１３を含むＦｉｎＦＥＴである。第１の配線層１２は基板１１の表面上に形成され、配線１４及び絶縁層１５を含む。配線１４の一部はフィン１３に接続される。更に、例えば基板１１の表面側に、配線１４に接続される電源線１６が形成されており、基板１１に、電源線１６から基板１１の裏面に達するビア１７が設けられている。ビア１７は、例えばシリコン貫通ビア（through-silicon via：ＴＳＶ）である。なお、図１に示すように、配線１４の一部がビアのような形状を持ち、電源線１６に接続してもよい。
第２のチップ２０は、例えば半導体チップであり、第１のチップ１０の基板１１の裏面に対向して配置される。第２のチップ２０は、例えば、第２の配線層２２及びパッド２３を含む。第２の配線層２２は、配線２４及び絶縁層２５を含む。第２の配線層２２の上面は、例えば第１のチップ１０の基板１１の裏面に対向する。すなわち、基板１１は第１の配線層１２と第２の配線層２２との間に位置する。第２の配線層２２は、図１に示すように、複数の配線２４を有してもよい。複数の配線２４は、第２の配線層２２に設けられたビア２８を介して接続されてもよい。パッド２３は、例えば配線基板やボード等に接続する外部接続端子である。配線２４の一部はビア１７に接続される。パッド２３は第２の配線層２２の裏面に設けられており、ビア２８を通じて配線２４に接続されている。パッド２３を介して第２の配線層２２に、電源電位の供給や信号の伝達が行われる。
第２のチップ２０は第１のチップ１０と同程度のサイズを有していてもよく、第１のチップ１０より大きなサイズを有していてもよい。また、パッド２３が、第１のチップ１０に対向する側の第２のチップ２０の面において、平面視で第１のチップ１０の外側に設けられていてもよい。以下、本明細書において平面視とは、第１のチップ１０の表面の平面視をいう。
第２の配線層２２は、基板１１の裏面上に配線２４及び絶縁層２５等を形成して設けられたものであってもよい。第２の配線層２２は、ＴＳＶが形成された第２の基板上に形成されていてもよく、第２の基板の裏面にパッド２３が設けられていてもよい。
なお、図１に示す断面図は半導体装置の概要を示すものであり、詳細は図９～図１３に示す。
次に、第１のチップ１０のレイアウトについて説明する。図２は、第１のチップ１０のレイアウトを示す図である。
図２に示すように、第１のチップ１０は、第１のパワードメイン３１Ａと、第２のパワードメイン３１Ｂと、入出力（Ｉ／Ｏ）セル領域３２とを含む。Ｉ／Ｏセル領域３２は、例えば、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂの周辺に配置されている。第１のパワードメイン３１Ａの数及び第２のパワードメイン３１Ｂの数は２以上であってもよい。
次に、第１の実施形態に係る半導体装置に含まれる回路について説明する。図３は、第１の実施形態に係る半導体装置に含まれる回路の構成を示す回路図である。
図３に示すように、第１の実施形態に係る半導体装置は、スタンダードセル４１と、電源スイッチ回路４２と、電源スイッチ制御回路５２とを有する。電源スイッチ制御回路５２は、第１のチップ１０の第１のパワードメイン３１Ａに設けられる。スタンダードセル４１は、第１のチップ１０の第２のパワードメイン３１Ｂに設けられる。スタンダードセル４１は、例えば、ＮＡＮＤ回路、インバータ等の各種論理回路を含む。電源スイッチ制御回路５２は、後述のようにバッファを含む。第１のパワードメイン３１Ａには、電源スイッチ制御回路５２に接地電位を供給するＶＳＳ配線及び電源電位を供給するＶＤＤ配線が配置されている。第２のパワードメイン３１Ｂには、スタンダードセル４１に接地電位を供給するＶＳＳ配線及び電源電位を供給するＶＶＤＤ配線が配置されている。
詳細は後述するが、電源スイッチ回路４２は、第２のチップ２０に設けられる。電源スイッチ回路４２は、スイッチトランジスタ５１を含む。スイッチトランジスタ５１は、例えばＰチャネルＭＯＳトランジスタであり、ＶＤＤ配線とＶＶＤＤ配線との間に接続されている。電源スイッチ制御回路５２は、スイッチトランジスタ５１のゲートに接続され、スイッチトランジスタ５１の動作を制御する。電源スイッチ制御回路５２によりスイッチトランジスタ５１のオン／オフが切り替えられ、ＶＤＤ配線とＶＶＤＤ配線との間の導通が制御される。電源スイッチ制御回路５２は、例えばバッファを含む。スイッチトランジスタ５１は、薄膜トランジスタ（thin film transistor：ＴＦＴ）から構成されていてもよく、微小電気機械システム（micro electro mechanical systems：ＭＥＭＳ）スイッチであってもよい。また、第１のパワードメイン３１Ａに接地電位を供給するＶＳＳ配線と、第２のパワードメイン３１Ｂに接地電位を供給するＶＶＳＳ配線とがあり、ＶＳＳ配線とＶＶＳＳ配線との間にスイッチトランジスタ５１としてＮチャネルＭＯＳトランジスタが設けられても良い。
次に、電源スイッチ制御回路５２に含まれるバッファの構成について説明する。図４は、バッファの構成を示す回路図である。図５は、バッファの平面構成を示す模式図である。
図４に示すように、電源スイッチ制御回路５２に含まれるバッファ６０は、インバータ６１及びインバータ６２を有する。インバータ６１に入力信号ＩＮが入力され、インバータ６１の出力がスイッチトランジスタ５１のゲート及びインバータ６２に入力され、インバータ６２から出力信号ＯＵＴが出力される。インバータ６１はＰチャネルＭＯＳトランジスタ６１０Ｐ及びＮチャネルＭＯＳトランジスタ６１０Ｎを含む。インバータ６２はＰチャネルＭＯＳトランジスタ６２０Ｐ及びＮチャネルＭＯＳトランジスタ６２０Ｎを含む。
例えば、図５に示すように、ＶＤＤ配線に相当する電源線１１１０と、ＶＳＳ配線に相当する電源線１１２０とが設けられている。電源線１１１０及び１１２０はＸ方向に延在する。電源線１１１０の電源線１１２０側に、Ｘ方向に延びる半導体のフィン６５１が設けられている。フィン６５１は、例えば２本設けられている。フィン６５１の電源線１１２０側に、Ｘ方向に延びる半導体のフィン６５２が設けられている。フィン６５２は、例えば２本設けられている。ビア６８１を介して電源線１１１０に接続され、Ｙ方向に延在し、フィン６５１に接続されるローカル配線６３１が設けられている。ビア６８２を介して電源線１１２０に接続され、Ｙ方向に延在し、フィン６５２に接続されるローカル配線６３２が設けられている。ローカル配線６３１及び６３２よりＸ方向正側に、フィン６５１及び６５２に接続されるローカル配線６３４が設けられている。ローカル配線６３１及び６３２よりＸ方向負側に、フィン６５１及び６５２に接続されるローカル配線６３６が設けられている。
ローカル配線６３１とローカル配線６３４との間、及びローカル配線６３２とローカル配線６３４との間でゲート絶縁膜（図示せず）を介してフィン６５１及び６５２と交差するゲート電極６１２が設けられている。ローカル配線６３１とローカル配線６３６との間、及びローカル配線６３２とローカル配線６３６との間でゲート絶縁膜（図示せず）を介してフィン６５１及び６５２と交差するゲート電極６２２が設けられている。ゲート電極６１２はローカル配線６３３及びビア６４１を介して配線６１１に接続されている。ゲート電極６２２はローカル配線６３５及びビア６４３を介して制御信号線５１１０に接続されている。制御信号線５１１０はビア６４２を介してローカル配線６３４にも接続されている。ローカル配線６３６はビア６４４を介して配線６２１に接続されている。配線６１１に入力信号ＩＮが入力され、配線６２１から出力信号ＯＵＴが出力される（図４参照）。制御信号線５１１０がスイッチトランジスタ５１のゲートに接続される。つまり、制御信号線５１１０は、スイッチトランジスタ５１に対する制御信号を伝達する信号線として機能する。
なお、インバータ６１及び６２の構成は一例であり、例えば、インバータ６１及び６２に含まれるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの対は２以上であってもよい。また、スイッチトランジスタ５１のゲートに接続される配線がバッファ６０の入力又は出力に接続されていてもよい。
次に、スタンダードセル４１に含まれる回路の一例として、インバータの構成について説明する。図６は、インバータの構成を示す回路図である。図７は、インバータの平面構成を示す模式図である。
図６に示すように、インバータ７０はＰチャネルＭＯＳトランジスタ７１０Ｐ及びＮチャネルＭＯＳトランジスタ７１０Ｎを含む。
例えば、図７に示すように、ＶＶＤＤ配線に相当する電源線２１１０と、ＶＳＳ配線に相当する電源線２１２０とが設けられている。電源線２１１０及び２１２０はＸ方向に延在する。電源線２１１０の電源線２１２０側に、Ｘ方向に延びる半導体のフィン７５１が設けられている。フィン７５１は、例えば２本設けられている。フィン７５１の電源線２１２０側に、Ｘ方向に延びる半導体のフィン７５２が設けられている。フィン７５２は、例えば２本設けられている。ビア７８１を介して電源線２１１０に接続され、Ｙ方向に延在し、フィン７５１に接続されるローカル配線７３１が設けられている。ビア７８２を介して電源線２１２０に接続され、Ｙ方向に延在し、フィン７５２に接続されるローカル配線７３２が設けられている。ローカル配線７３１及び７３２よりＸ方向正側に、フィン７５１及び７５２に接続されるローカル配線７３４が設けられている。
ローカル配線７３１とローカル配線７３４との間、及びローカル配線７３２とローカル配線７３４との間でゲート絶縁膜（図示せず）を介してフィン７５１及び７５２と交差するゲート電極７１２が設けられている。ゲート電極７１２はローカル配線７３３及びビア７４１を介して配線７１１に接続されている。ローカル配線７３４はビア７４２を介して配線７６０に接続されている。配線７１１に入力信号ＩＮが入力され、配線７６０から出力信号ＯＵＴが出力される（図６参照）。
なお、スタンダードセル４１に含まれる回路はインバータに限定されず、種々の論理回路等の回路が含まれてもよい。また、ＳＲＡＭ（Static Random Access Memory）のメモリセルが含まれてもよい。また、電源線２１１０及び２１２０が３本以上の領域にわたって回路が設けられていてもよい。つまり、いわゆるマルチハイトの回路が設けられていてもよい。
図５及び図７には、フィンを用いたトランジスタ（ＦｉｎＦＥＴ）を例示しているが、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂに、プレーナ型のトランジスタ、相補型電界効果トランジスタ（Complementary Field Effect Transistor：ＣＦＥＴ）、ナノワイヤを用いたトランジスタ等が設けられてもよい。
ここで、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂの概要について説明する。図８は、第１の実施形態におけるパワードメインの概要を示す模式図である。
図８に示すように、例えば、第２のパワードメイン３１Ｂは、第１のパワードメイン３１ＡのＸ方向正側に位置する。第１のパワードメイン３１Ａには、電源線１１１０及び１１２０に接続される回路が含まれる。例えば、図４及び図５に示す電源スイッチ制御回路５２のバッファ６０が第１のパワードメイン３１Ａに含まれる。第２のパワードメイン３１Ｂには、電源線２１１０及び２１２０に接続される回路が含まれる。例えば、図６及び図７に示すインバータ７０が第２のパワードメイン３１Ｂに含まれる。また、第１のチップ１０の表面の平面視で、電源スイッチ回路４２は第２のパワードメイン３１Ｂと重なる。なお、例えば第２のパワードメイン３１Ｂが第１のパワードメイン３１Ａに囲まれて配置されるような場合に、図８のように電源線１１１０及び電源線２１１０の延在する方向に沿って、第１のパワードメイン３１Ａの少なくとも一部と第２のパワードメイン３１Ｂとが配置されていてもよい。
次に、第１の実施形態における第１のチップ１０及び第２のチップ２０の詳細について説明する。図９及び図１０は、第１の実施形態に係る半導体装置の平面構成を示す模式図である。図１１～図１３は、第１の実施形態に係る半導体装置を示す断面図である。図９は、第１のチップ１０及び第２のチップ２０の内部構成を示し、図１０は、第２のチップ２０の内部構成を示す。図１１は、図９及び図１０中のＸ１１－Ｘ２１線に沿った断面図に相当し、図１２は、図９及び図１０中のＸ１２－Ｘ２２線に沿った断面図に相当し、図１３は、図９及び図１０中のＹ１１－Ｙ２１線に沿った断面図に相当する。
［第１のパワードメイン３１Ａ］
第１のパワードメイン３１Ａには、Ｘ方向に延在する電源線１１１０と、Ｘ方向に延在する電源線１１２０とがＹ方向で交互に配置されている。例えば、電源線１１１０はＶＤＤ配線に相当し、電源線１１２０はＶＳＳ配線に相当する。
図９～図１３に示すように、基板１１にＸ方向に延在する複数の溝が形成され、電源線１１１０及び１１２０は、これら溝内に形成されている。このような構造の電源線１１１０及び１１２０は、ＢＰＲ（Buried Power Rail）とよばれることがある。基板１１の表面に素子分離膜（図示せず）が形成されていてもよい。素子分離膜は、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。素子分離膜の表面は基板１１の表面と面一であってもよいし、面一でなくてもよい。
基板１１には、基板１１を裏面まで貫通するビア１１１１及び１１２１が形成されている。ビア１１１１は電源線１１１０の下に形成され、ビア１１２１は電源線１１２０の下に形成されている。１本の電源線１１１０に２以上のビア１１１１が設けられていてもよく、１本の電源線１１２０に２以上のビア１１２１が設けられていてもよい。
図示を省略するが、電源線１１１０と電源線１１２０との間に、図５に示す電源スイッチ制御回路５２等の回路が接続される。図９及び図１２に示すように、インバータ６１の出力を伝送する制御信号線５１１０は、平面視で電源線１１１０と電源線１１２０との間に位置する。制御信号線５１１０は、平面視で第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間の領域にまで延在する。制御信号線５１１０の第２のパワードメイン３１Ｂ側の端部の下方で基板１１に溝が形成され、この溝内に接続層５１９０が形成されている。絶縁層１５には、制御信号線５１１０と接続層５１９０とを電気的に接続するビア５１１１が形成されている。基板１１には、基板１１を裏面まで貫通するビア５１９１が形成されている。ビア５１９１は接続層５１９０の下に形成されている。
［第２のパワードメイン３１Ｂ］
第２のパワードメイン３１Ｂには、Ｘ方向に延在する電源線２１１０と、Ｘ方向に延在する電源線２１２０とがＹ方向で交互に配置されている。例えば、電源線２１１０はＶＶＤＤ配線に相当し、電源線２１２０はＶＳＳ配線に相当する。
図９～図１３に示すように、基板１１にＸ方向に延在する複数の溝が形成され、電源線２１１０及び２１２０は、これら溝内に形成されている。このような構造の電源線２１１０及び２１２０も、ＢＰＲとよばれることがある。基板１１の表面に素子分離膜（図示せず）が形成されていてもよい。
基板１１には、基板１１を裏面まで貫通するビア２１１１及び２１２１が形成されている。ビア２１１１は電源線２１１０の下に形成され、ビア２１２１は電源線２１２０の下に形成されている。１本の電源線２１１０に２以上のビア２１１１が設けられていてもよく、１本の電源線２１２０に２以上のビア２１２１が設けられていてもよい。
図示を省略するが、電源線２１１０と電源線２１２０との間に、図７に示すインバータ７０等のスタンダードセル４１に含まれる回路が接続される。電源線２１１０と電源線２１２０との間にＳＲＡＭのメモリセルが接続されてもよい。
［電源スイッチ回路４２］
図９～図１３に示すように、第２のチップ２０は、例えば、絶縁層２５と、絶縁層２５の表層部に形成された電源線４１１０、４１２０、４１３０、４１４０及び４１５０とを含む。電源線４１１０、４１２０、４１３０、４１４０及び４１５０はＹ方向に延在する。
電源線４１１０及び４１２０は、平面視で第１のパワードメイン３１Ａと重なる領域に設けられている。電源線４１１０はＶＤＤ配線に相当し、電源線４１２０はＶＳＳ配線に相当する。電源線４１１０は、Ｙ方向に複数のビア１１１１が配列する直線と重なる位置に配置され、ビア１１１１を介して電源線１１１０に接続されている。電源線４１２０は、Ｙ方向に複数のビア１１２１が配列する直線と重なる位置に配置され、ビア１１２１を介して電源線１１２０に接続されている。
電源線４１３０、４１４０及び４１５０は、平面視で第２のパワードメイン３１Ｂと重なる領域に設けられている。電源線４１３０はＶＶＤＤ配線に相当し、電源線４１４０はＶＳＳ配線に相当し、電源線４１５０はＶＤＤ配線に相当する。電源線４１３０は、Ｙ方向に複数のビア２１１１が配列する直線と重なる位置に配置され、ビア２１１１を介して電源線２１１０に接続されている。電源線２１１０及び４１３０は、平面視でメッシュ構造を有する。電源線４１４０は、Ｙ方向に複数のビア２１２１が配列する直線と重なる位置に配置され、ビア２１２１を介して電源線２１２０に接続されている。電源線２１２０及び４１４０は、平面視でメッシュ構造を有する。
第２のチップ２０は、絶縁層２５内に電源線４１９０と、ゲート電極５１２０とを含む。電源線４１９０及びゲート電極５１２０は、電源線４１１０、４１２０、４１３０、４１４０及び４１５０より下方に位置する。電源線４１９０及びゲート電極５１２０はＸ方向に延在する。
図９～図１１に示すように、電源線４１９０は、平面視で電源線１１１０と重なる部分と、平面視で電源線２１１０と重なる部分と、これらをつなぐ部分とを有する。電源線４１９０はＶＤＤ配線に相当する。絶縁層２５には、電源線４１１０と電源線４１９０とを電気的に接続するビア４１９１と、電源線４１５０と電源線４１９０とを電気的に接続するビア４１９２とが形成されている。電源線４１５０及び４１９０は、平面視でメッシュ構造を有する。
図９、図１０及び図１３に示すように、ゲート電極５１２０は、平面視で電源線２１１０と電源線２１２０との間に位置する。図１２に示すように、ゲート電極５１２０は、平面視で第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間の領域にまで延在する。ゲート電極５１２０の第１のパワードメイン３１Ａ側の端部の上方で絶縁層２５の表層部に接続部５１８０が形成されている。接続部５１８０はビア５１９１に接続される。絶縁層２５には、ゲート電極５１２０と接続部５１８０とを電気的に接続するビア５１８１が形成されている。
図９～図１２に示すように、絶縁層２５の表層部には、Ｙ方向に延在する制御信号線５１７０が形成されている。制御信号線５１７０は各電源線４１３０の第１のパワードメイン３１Ａ側に位置する。制御信号線５１７０と、電源線４１３０と、電源線４１５０と、電源線４１４０とが、この順でＸ方向に繰り返し配置されている。絶縁層２５には、互いに交差する制御信号線５１７０とゲート電極５１２０とを電気的に接続するビア５１７１が形成されている。ゲート電極５１２０及び制御信号線５１７０は、平面視でメッシュ構造を有する。
図９、図１０、図１２及び図１３に示すように、絶縁層２５には、隣り合う電源線４１３０及び４１５０の対と平面視で重なる複数の半導体層６１１０が形成されている。半導体層６１１０はゲート電極５１２０の下方に位置し、半導体層６１１０とゲート電極５１２０との間にゲート絶縁膜６１２０が設けられている。ゲート絶縁膜６１２０はゲート電極５１２０に接し、半導体層６１１０はゲート絶縁膜６１２０に接している。
半導体層６１１０は、Ｙ方向で半導体層６１１０の中心線を間に挟んでＶＶＤＤ接続部６１１１（ドレイン）とＶＤＤ接続部６１１２（ソース）とを有する。絶縁層２５には、ＶＶＤＤ接続部６１１１と電源線４１３０とを電気的に接続するビア４１３１と、ＶＤＤ接続部６１１２と電源線４１５０とを電気的に接続するビア４１５１とが形成されている。複数の半導体層６１１０は格子状に配置されている。
電源線４１９０は、ビア４１９２と、電源線４１５０と、ビア４１５１とを介して、ＶＤＤ接続部６１１２に接続されている。また、ＶＶＤＤ接続部６１１１は、ビア４１３１と、電源線４１３０と、ビア２１１１とを介して、電源線２１１０に接続されている。電源線４１９０には、例えばパッド２３を介してＶＤＤの電位が供給される（図１参照）。また、上記のように、電源線２１１０はＶＶＤＤ配線に相当する。そして、ＶＶＤＤ接続部６１１１とＶＤＤ接続部６１１２との間の導通は、ゲート電極５１２０の電位により制御される。つまり、ゲート電極５１２０は、ＶＤＤ配線とＶＶＤＤ配線との間に接続されたスイッチトランジスタ５１のゲートとして機能する。
このように、本実施形態では、スイッチトランジスタ５１が半導体層６１１０を備え、半導体層６１１０は、平面視で、第２のパワードメイン３１Ｂと重なる。すなわち、平面視で、スイッチトランジスタ５１は第２のパワードメイン３１Ｂと重なる。
このため、平面視で、スイッチトランジスタ５１を含む電源スイッチ回路４２を、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂから独立して配置する場合と比較して半導体装置のサイズを小さくすることができる。また、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間の電源分離のための領域（分離領域）を用いて、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間で制御信号線が接続されており、この点でも半導体装置のサイズを小さくすることができる。なお、制御信号線はＶＤＤ配線及びＶＶＤＤ配線等の電源電位の配線ではないため、分離領域にも配置することが可能である。
なお、第１のパワードメイン３１Ａの電源線１１２０等のＶＳＳ配線と第２のパワードメイン３１Ｂの電源線２１２０等のＶＳＳ配線とは、互いに接続されていてもよく、互いから分離されて異なるノードとなっていてもよい。また、第２のパワードメイン３１Ｂに設けられた電源線と第２のチップ２０に設けられた電源線とが平面視でメッシュ構造を有していなくてもよく、ゲート電極５１２０及び制御信号線５１７０が平面視でメッシュ構造を有していなくてもよい。
また、各ビアの平面形状は特に限定されず、例えば円形、楕円形、正方形又は矩形等とすることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、主に、ゲート電極の配置の点で第１の実施形態と相違する。図１４及び図１５は、第２の実施形態に係る半導体装置の平面構成を示す模式図である。図１６及び図１７は、第２の実施形態に係る半導体装置を示す断面図である。図１４は、第１のチップ１０及び第２のチップ２０の内部構成を示し、図１５は、第２のチップ２０の内部構成を示す。図１６は、図１４及び図１５中のＸ１３－Ｘ２３線に沿った断面図に相当し、図１７は、図１４及び図１５中のＹ１２－Ｙ２２線に沿った断面図に相当する。
第２の実施形態では、第１の実施形態と同様に、第２のチップ２０は、例えば、絶縁層２５と、絶縁層２５の表層部に形成された電源線４１１０、４１２０、４１３０、４１４０及び４１５０とを含む。電源線４１１０、４１２０、４１３０、４１４０及び４１５０はＹ方向に延在する。
第２のチップ２０は、更に、絶縁層２５内に、電源線４２７０、４２８０及び４２９０を含む。電源線４２７０、４２８０及び４２９０はＸ方向に延在する。電源線４２７０、４２８０及び４２９０は、平面視で第２のパワードメイン３１Ｂと重なる領域に設けられている。電源線４２７０、４２８０及び４２９０は、電源線４１１０、４１２０、４１３０、４１４０及び４１５０より下方に位置する。電源線４２８０はＶＶＤＤ配線に相当し、電源線４２７０はＶＳＳ配線に相当し、電源線４２９０はＶＤＤ配線に相当する。
図１４～図１６に示すように、電源線４２９０は、平面視で電源線１１２０と重なる部分と、平面視で電源線２１２０と重なる部分と、これらをつなぐ部分とを有する。絶縁層２５には、電源線４１１０と電源線４２９０とを電気的に接続するビア４２９１と、電源線４１５０と電源線４２９０とを電気的に接続するビア４２５１とが形成されている。図１４、図１５及び図１７に示すように、絶縁層２５には、電源線４１３０と電源線４２８０とを電気的に接続するビア４２３１と、電源線４１４０と電源線４２７０とを電気的に接続するビア４２４１とが形成されている。
図１４、図１５及び図１７に示すように、第２のチップ２０は、絶縁層２５内に制御信号線５２７０を含む。制御信号線５２７０は、電源線４１１０、４１２０、４１３０、４１４０及び４１５０より下方に位置する。制御信号線５２７０はＸ方向に延在する。制御信号線５２７０は、平面視で電源線２１１０と当該電源線２１１０のＹ方向負側の電源線２１２０との間に位置する。電源線４２７０と、電源線４２８０と、電源線４２９０と、制御信号線５２７０とが、この順でＹ方向に繰り返し配置されている。制御信号線５２７０は、平面視で第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間の領域にまで延在する。制御信号線５２７０の第１のパワードメイン３１Ａ側の端部の上方で絶縁層２５の表層部に接続部５１８０が形成されている。接続部５１８０はビア５１９１に接続される。絶縁層２５には、制御信号線５２７０と接続部５１８０とを電気的に接続するビア５１８１が形成されている。
図１４～図１７に示すように、絶縁層２５には、Ｙ方向に延在し、平面視で、電源線４２８０、電源線４２９０及び制御信号線５２７０の組と重なるゲート電極５２２０が形成されている。ゲート電極５２２０は、平面視で、隣り合う電源線４１３０と電源線４１５０との間に位置する。ゲート電極５２２０は、電源線４２７０、電源線４２８０、電源線４２９０及び制御信号線５２７０より下方に位置する。図１４及び図１５に示すように、絶縁層２５には、ゲート電極５２２０と制御信号線５２７０とを電気的に接続するビア５２２１が形成されている。
図１４～図１７に示すように、絶縁層２５には、平面視で、隣り合う電源線４１３０及び４１５０と重なり、かつ、隣り合う電源線４２８０及び４２９０と重なる半導体層６２１０が形成されている。半導体層６２１０はゲート電極５２２０より下方に位置し、半導体層６２１０とゲート電極５２２０との間にゲート絶縁膜６２２０が設けられている。ゲート絶縁膜６２２０はゲート電極５２２０に接し、半導体層６２１０はゲート絶縁膜６２２０に接している。
半導体層６２１０は、平面視でゲート電極５２２０よりＸ方向負側のＶＶＤＤ接続部６２１１と、平面視でゲート電極５２２０よりＸ方向正側のＶＤＤ接続部６２１２とを有する。絶縁層２５には、ＶＶＤＤ接続部６２１１と電源線４２８０とを電気的に接続するビア４２８１と、ＶＤＤ接続部６２１２と電源線４２９０とを電気的に接続するビア４２９２とが形成されている。
図１６に示すように、電源線４２９０は、ビア４２９２を介して、ＶＤＤ接続部６２１２に接続されている。図１７に示すように、ＶＶＤＤ接続部６２１１は、ビア４２８１と、電源線４２８０と、ビア４２３１と、電源線４１３０と、ビア２１１１とを介して、電源線２１１０に接続されている。電源線４２９０には、例えばパッド２３を介してＶＤＤの電位が供給される（図１参照）。また、上記のように、電源線２１１０はＶＶＤＤ配線に相当する。そして、ＶＶＤＤ接続部６２１１とＶＤＤ接続部６２１２との間の導通は、ゲート電極５２２０の電位により制御される。つまり、ゲート電極５２２０は、ＶＤＤ配線とＶＶＤＤ配線との間に接続されたスイッチトランジスタ５１のゲートとして機能する。
他の構成は第１の実施形態と同様である。
本実施形態では、スイッチトランジスタ５１が半導体層６２１０を備え、半導体層６２１０は、平面視で、第２のパワードメイン３１Ｂと重なる。すなわち、平面視で、スイッチトランジスタ５１は第２のパワードメイン３１Ｂと重なる。
このため、第１の実施形態と同様に、半導体装置のサイズを小さくすることができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、主に、ゲート電極及び御信号線の配置の点で第１の実施形態等と相違する。図１８及び図１９は、第３の実施形態に係る半導体装置の平面構成を示す模式図である。図１８は、第１のチップ１０及び第２のチップ２０の内部構成を示し、図１９は、第２のチップ２０の内部構成を示す。図１８及び図１９では、第１のパワードメイン３１Ａに相当する部分を省略する。
第３の実施形態では、第１のチップ１０は、第２のパワードメイン３１ＢのＹ方向負側に、Ｘ方向に延在する制御信号線２３９０を含む。制御信号線２３９０は、例えばＢＰＲである。基板１１には、基板１１を裏面まで貫通するビア２３９１が形成されている。ビア２３９１は制御信号線２３９０の下に形成されている。制御信号線２３９０には、絶縁層１５に形成されたビア５１１１を介して制御信号線５１１０が接続されている。
第２のチップ２０は、第１の実施形態と同様に、第２のパワードメイン３１Ｂと重なる領域に、例えば、電源線４１３０、４１４０及び４１５０を含む。電源線４１３０、４１４０及び４１５０はＹ方向に延在する。
第２のチップ２０は、絶縁層２５内に、Ｙ方向に延在するゲート電極５３２０を含む。ゲート電極５３２０は、電源線４１３０、４１４０及び４１５０より下方に位置する。ゲート電極５３２０は、平面視で、隣り合う電源線４１３０及び４１５０の間に位置する。ゲート電極５３２０は、平面視で制御信号線２３９０と重なる部分を有する。図１９に示すように、ゲート電極５３２０の平面視で制御信号線２３９０と重なる部分の上方で絶縁層２５の表層部に接続部５３８０が形成されている。絶縁層２５には、ゲート電極５３２０と接続部５３８０とを電気的に接続するビア５３８１が形成されている。
図１８及び図１９に示すように、絶縁層２５には、平面視で、隣り合う電源線４１３０及び４１５０と重なり、かつ、隣り合う電源線２１１０及び２１２０と重なる半導体層６２１０が形成されている。半導体層６２１０はゲート電極５３２０より下方に位置する。図示を省略するが、第２の実施形態と同様に、半導体層６２１０とゲート電極５３２０との間にゲート絶縁膜６２２０が設けられ、ゲート絶縁膜６２２０はゲート電極５３２０に接し、半導体層６２１０はゲート絶縁膜６２２０に接している。
半導体層６２１０は、平面視でゲート電極５３２０よりＸ方向負側のＶＶＤＤ接続部６２１１と、平面視でゲート電極５３２０よりＸ方向正側のＶＤＤ接続部６２１２とを有する。絶縁層２５には、ＶＶＤＤ接続部６２１１と電源線４１３０とを電気的に接続するビア４３３１と、ＶＤＤ接続部６２１２と電源線４１５０とを電気的に接続するビア４３５１とが形成されている。
他の構成は第２の実施形態と同様である。
本実施形態では、スイッチトランジスタ５１が半導体層６２１０を備え、半導体層６２１０は、平面視で、第２のパワードメイン３１Ｂと重なる。すなわち、平面視で、スイッチトランジスタ５１は第２のパワードメイン３１Ｂと重なる。
このため、第１の実施形態等と同様に、半導体装置のサイズを小さくすることができる。また、Ｘ方向に延在する制御信号線の数を減らすことができるため、半導体装置のサイズをより小さくすることができる。
なお、第１の実施形態と同様に、ＶＤＤ配線の一例である電源線４１５０を、電源線４１９０を介して第１のパワードメイン３１Ａ内の電源線４１１０等と接続するようにしてもよい。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、主に、ゲート電極の配置の点で第１の実施形態等と相違する。図２０は、第４の実施形態に係る半導体装置の平面構成を示す模式図である。図２１～図２３は、第４の実施形態に係る半導体装置を示す断面図である。図２１は、図２０中のＸ１４－Ｘ２４線に沿った断面図に相当し、図２２は、図２０中のＸ１５－Ｘ２５線に沿った断面図に相当し、図２３は、図２０中のＹ１３－Ｙ２３線に沿った断面図に相当する。図２０～図２２では、第１のパワードメイン３１Ａに相当する部分を省略する。
第４の実施形態では、制御信号線５２７０が半導体層６２１０の上方に設けられ、平面視で、電源線４２８０と電源線４２９０との間に位置する。ゲート電極５２２０は、半導体層６２１０毎に設けられ、制御信号線５２７０の下方でＸ方向に延在する。ゲート電極５２２０と制御信号線５２７０とを電気的に接続するビア５２２１は、半導体層６２１０の上方に位置する。１個のＶＶＤＤ接続部６２１１に対し複数のビア４２８１が設けられていてもよく、１個のＶＤＤ接続部６２１２に対し複数のビア４２９２が設けられていてもよい。例えば、電源線４２７０、４２８０及び４２９０と制御信号線５２７０とはゲート電極５２２０より上方に位置する。
他の構成は第１の実施形態と同様である。
第４の実施形態によっても第１の実施形態と同様の効果を得ることができる。
また、スイッチトランジスタ５１毎にゲート電極５２２０が設けられ、Ｘ方向に並ぶ複数のゲート電極５２２０が制御信号線５２７０に共通接続されているため、ゲート電極５２２０及びゲート絶縁膜６２２０を形成しやすい。すなわち、平面視で、ゲート電極５２２０及びゲート絶縁膜６２２０が半導体層６２１０からはみ出していないため、ゲート電極５２２０及びゲート絶縁膜６２２０を形成しやすい。他の実施形態においても、平面視で、ゲート電極及びゲート絶縁膜が半導体層からはみ出さないように構成してもよい。また、他の実施形態においても、平面視で、Ｘ方向に並ぶ複数のゲート電極が１つの制御信号線に共通接続されるように構成してもよい。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、主に、スイッチトランジスタの構造の点で第１の実施形態等と相違する。図２４は、第５の実施形態に係る半導体装置の平面構成を示す模式図である。図２５及び図２６は、第５の実施形態に係る半導体装置を示す断面図である。図２５は、図２４中のＸ１６－Ｘ２６線に沿った断面図に相当し、図２６は、図２４中のＹ１４－Ｙ２４線に沿った断面図に相当する。図２４及び図２５では、第１のパワードメイン３１Ａに相当する部分を省略する。
第５の実施形態では、第２のチップ２０は、絶縁層２５内に電源線４１９０と、ゲート電極５５２０とを含む。電源線４１９０及びゲート電極５５２０は、電源線４１１０、４１２０、４１３０、４１４０及び４１５０より下方に位置する。電源線４１９０及びゲート電極５５２０はＸ方向に延在する。
図２４～図２６に示すように、絶縁層２５には、平面視で、Ｙ方向で電源線２１１０と電源線２１２０との間、かつ、Ｘ方向で電源線４１３０及び４１５０を挟む制御信号線５１７０と電源線４１４０との間に、半導体層６５１０が形成されている。半導体層６５１０はゲート電極５５２０の上方に位置し、半導体層６５１０とゲート電極５５２０との間にゲート絶縁膜６５２０が設けられている。ゲート絶縁膜６５２０はゲート電極５５２０に接し、半導体層６５１０はゲート絶縁膜６５２０に接している。
半導体層６５１０は、平面視で半導体層６５１０の中心線を間に挟んでＶＶＤＤ接続部６５１１とＶＤＤ接続部６５１２とを有する。絶縁層２５には、ＶＶＤＤ接続部６５１１と電源線４１３０とを電気的に接続するビア４１３１と、ＶＤＤ接続部６５１２と電源線４１５０とを電気的に接続するビア４１５１とが形成されている。
他の構成は第１の実施形態と同様である。
第５の実施形態によっても第１の実施形態と同様の効果を得ることができる。
ゲート電極５５２０は、電源線４１９０等と同じ層に形成されていてもよい。ゲート電極５５２０は、電源線４１９０等と同じ材料から形成されていてもよい。
他の実施形態においても、ゲート電極及びゲート絶縁膜が半導体層より下方に位置してもよい。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、制御信号線の配置の点で第１の実施形態等と相違する。図２７は、第６の実施形態に係る半導体装置の平面構成を示す模式図である。図２７では、第１のパワードメイン３１Ａに相当する部分を省略する。また、図２７では、第６の実施形態の特徴的な部分である制御信号線の配置に関する部分を図示し、一部の電源線及びビア等の図示は省略する。
第６の実施形態では、図２７に示すように、絶縁層２５内に、複数の制御信号線５６７０が配置されている。制御信号線５６７０はＸ方向に延在し、Ｙ方向に並んで配置されている。各制御信号線５６７０は、第２のパワードメイン３１ＢのＸ方向の両端からはみ出す部分を有する。Ｙ方向で隣り合う制御信号線５６７０は、第２のパワードメイン３１Ｂの外側で、Ｙ方向に延在する制御信号線５６１０を介して互いに接続されている。Ｘ方向負側で制御信号線５６１０を介してＹ方向正側に位置する制御信号線５６７０に接続された制御信号線５６７０は、Ｘ方向正側で制御信号線５６１０を介してＹ方向負側に位置する制御信号線５６７０に接続されている。同様に、Ｘ方向正側で制御信号線５６１０を介してＹ方向正側に位置する制御信号線５６７０に接続された制御信号線５６７０は、Ｘ方向負側で制御信号線５６１０を介してＹ方向負側に位置する制御信号線５６７０に接続されている。このように、本実施形態では、平面視で、制御信号線５１１０、制御信号線５６７０、制御信号線５６１０、制御信号線５６７０、制御信号線５６１０、・・・の制御信号線の連続体が蛇行している。また、Ｙ方向で隣り合う制御信号線５６７０同士は第２のパワードメイン３１Ｂの外側のみで互いに接続されている。そして、制御信号線５６７０にスイッチトランジスタ５１のゲート電極（図示せず）が接続されている。つまり、スイッチトランジスタ５１が複数並列に接続されている。
第６の実施形態では、制御信号線５６７０に寄生する容量及び抵抗が大きい。そして、電源スイッチ制御回路からの制御信号は、制御信号線５６７０を通じて各スイッチトランジスタ５１に順々に伝達される。このため、第２のパワードメイン３１ＢでのＶＶＤＤ電位の立ち上がりが緩やかになり、電位の急峻な立ち上がりに伴う電源ノイズを低減することができる。
Ｙ方向で隣り合う制御信号線５６７０が、平面視で第２のパワードメイン３１Ｂの外側で、制御信号線５６１０ではなく、第２のチップ２０の表層部に設けられた制御信号線を介して接続されていてもよい。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、制御信号線にバッファが付加されている点で第６の実施形態と相違する。図２８は、第７の実施形態に係る半導体装置の平面構成を示す模式図である。図２８では、第１のパワードメイン３１Ａに相当する部分を省略する。また、図２８では、第７の実施形態の特徴的な部分である制御信号線の配置に関する部分を図示し、一部のビア等の図示は省略する。
第７の実施形態では、図２８に示すように、制御信号線５１１０及び５６１０にバッファ５７００が付加されている。例えば、バッファ５７００は第１のチップ１０に設けられる。例えば、バッファ５７００には、バッファ６０と同様に、ＶＤＤ配線及びＶＳＳ配線から電圧が供給される。バッファ５７００は、バッファ６０と同様に、第１のパワードメイン３１Ａに設けられてもよい。他の構成は第６の実施形態と同様である。
バッファ５７００は遅延回路として機能することができる。このため、バッファ５７００による制御信号の伝達の遅延を用いてスイッチトランジスタ５１の動作タイミングを制御することができる。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、制御信号線がゲート電極として機能する点で第６の実施形態等と相違する。図２９は、第８の実施形態に係る半導体装置を示す断面図である。図２９では、第８の実施形態の特徴的な部分である制御信号線及びスイッチトランジスタに関する部分を図示し、一部の電源線等の図示は省略する。
第８の実施形態では、図２９に示すように、制御信号線５６７０に代えて、Ｘ方向に延在するゲート電極５８２０が設けられている。また、ゲート電極５８２０に接する複数のゲート絶縁膜６８２０と、複数のゲート絶縁膜６８２０のそれぞれに接する複数の半導体層６８１０とが設けられている。
他の構成は第６の実施形態と同様である。
第８の実施形態では、半導体層６８１０によりゲート電極５８２０に大きな容量が寄生する。このため、電位の急峻な立ち上がりを抑制する効果をより高めることができる。
（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、制御信号線の寄生容量を高める構成が付加されている点で第６の実施形態等と相違する。図３０は、第９の実施形態に係る半導体装置を示す断面図である。図３０では、第９の実施形態の特徴的な部分である制御信号線及びスイッチトランジスタに関する部分を図示し、一部の電源線等の図示は省略する。
第９の実施形態では、図３０に示すように、制御信号線５６７０に、複数のゲート電極５９２０がそれぞれビア５６７１を介して接続され、ゲート電極５９２０の下にゲート絶縁膜６８２０及び半導体層６８１０が設けられている。
また、互いに隣接する配線５９３１と配線５９３２とを備えた配線容量部５９４１がビア５９２１を介して制御信号線５６７０に接続されている。例えば、配線５９３１及び５９３２はＹ方向に延在し、ビア５９２１は配線５９３１に接続されている。
更に、Ｙ方向に延在する配線５９３３がビア５９２２を介して制御信号線５６７０に接続されている。配線５９３３上には、絶縁膜５９３４及び導電膜５９３５が形成されている。配線５９３３、絶縁膜５９３４及び導電膜５９３５により容量素子５９４２が構成されている。
第９の実施形態では、配線容量部５９４１及び容量素子５９４２により、制御信号線５６７０により大きな容量が寄生する。このため、電位の急峻な立ち上がりを抑制する効果をより高めることができる。
なお、配線容量部５９４１又は容量素子５９４２の一方のみが設けられていてもよい。他の実施形態に、配線容量部５９４１が設けられてもよく、容量素子５９４２が設けられてもよく、これらの両方が設けられてもよい。
（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は、主に、パワードメインの配置及び電源スイッチ回路の配置の点で第１の実施形態等と相違する。図３１は、第１０の実施形態におけるパワードメインの概要を示す模式図である。図３２は、第１０の実施形態に係る半導体装置の平面構成を示す模式図である。
図３１に示すように、例えば、第１の実施形態と同様に、第２のパワードメイン３１Ｂが第１のパワードメイン３１ＡのＸ方向正側に位置する。また、本実施形態では、第２のパワードメイン３１ＢのＹ方向負側に第３のパワードメイン３１Ｃが設けられている。第３のパワードメイン３１Ｃには、第１のパワードメイン３１Ａと同様に、電源線１１１０及び１１２０に接続される回路が含まれる。電源スイッチ回路４２は、第１の実施形態と同様に、平面視で第２のパワードメイン３１Ｂと重なるように設けられている。電源スイッチ回路４２は、更に、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間や、第３のパワードメイン３１Ｃと第２のパワードメイン３１Ｂとの間にも設けられている。なお、第１のパワードメイン３１Ａ又は第３のパワードメイン３１Ｃの平面配置は図３１に限られない。この場合、電源線１１１０及び電源線２１１０の延在する方向とは直交する方向に沿って、第３のパワードメイン３１Ｃの少なくとも一部と第２のパワードメイン３１Ｂとが配置されていてもよい。
図３２に示すように、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間にも半導体層６２１０が設けられている。第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間にも、Ｙ方向に延在するゲート電極５３２０が設けられている。第１のパワードメイン３１Ａに設けられた電源線４１１０のうちで最も第２のパワードメイン３１Ｂ側に位置する電源線４１１０は、ビア４１５１を介して半導体層６２１０のＶＤＤ接続部６２１２に接続される。第２のパワードメイン３１Ｂに設けられた電源線４１３０のうちで最も第１のパワードメイン３１Ａ側に位置する電源線４１３０は、ビア４１３１を介して半導体層６２１０のＶＶＤＤ接続部６２１１に接続される。
第３のパワードメイン３１Ｃにも、電源線１１１０、１１２０、４１１０及び４１２０等が設けられている。第３のパワードメイン３１Ｃと第２のパワードメイン３１Ｂとの間にも半導体層６２１０が設けられている。第３のパワードメイン３１Ｃに設けられた電源線４１１０は、第３のパワードメイン３１Ｃと第２のパワードメイン３１Ｂとの間の半導体層６２１０のＶＤＤ接続部６２１２にビア４１５１を介して接続される。電源線４１３０は、第３のパワードメイン３１Ｃと第２のパワードメイン３１Ｂとの間の半導体層６２１０のＶＶＤＤ接続部６２１１にビア４１３１を介して接続される。
他の構成は第３の実施形態と同様である。
第１０の実施形態によっても第３の実施形態等と同様の効果を得ることができる。
なお、他の実施形態においても、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間に電源スイッチ回路４２が設けられていてもよい。また、他の実施形態においても、第３のパワードメイン３１Ｃが設けられていてもよく、第３のパワードメイン３１Ｃと第２のパワードメイン３１Ｂとの間に電源スイッチ回路４２が設けられていてもよい。
（第１１の実施形態）
次に、第１１の実施形態について説明する。第１１の実施形態は、主に、パワードメイン間の半導体層の構成の点で第１０の実施形態と相違する。図３３は、第１１の実施形態に係る半導体装置の平面構成を示す模式図である。
第１１の実施形態では、図３３に示すように、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間の半導体層６２１０がＹ方向に延在するように構成されている。また、第３のパワードメイン３１Ｃと第２のパワードメイン３１Ｂとの間の半導体層６２１０がＸ方向に延在するように構成されている。
他の構成は第１０の実施形態と同様である。
第１１の実施形態によっても第１０の実施形態と同様の効果を得ることができる。
（第１２の実施形態）
次に、第１２の実施形態について説明する。第１２の実施形態は、主に、スイッチトランジスタとＶＤＤ配線との関係の点で第６の実施形態等と相違する。図３４は、第１２の実施形態に係る半導体装置の平面構成を示す模式図である。
第１２の実施形態では、図３４に示すように、第２のパワードメイン３１Ｂ内の半導体層６２１０の下方に、Ｘ方向に延在する電源線９１０及び９２０が設けられている。電源線９１０はＶＤＤ配線に相当し、電源線９２０はＶＶＤＤ配線に相当する。電源線９１０は、半導体層６２１０の下に設けられたビア９１１を介して半導体層６２１０のＶＤＤ接続部６２１２に接続されている。電源線９２０は、半導体層６２１０の下に設けられたビア９１２を介して半導体層６２１０のＶＶＤＤ接続部６２１１に接続されている。
第２のパワードメイン３１Ｂにおいて、絶縁層２５の表層部には、電源線４１３０と電源線４１４０とが交互に配置されている。電源線４１４０は、Ｙ方向に並ぶＶＤＤ接続部６２１２の上方に設けられてよい。
他の構成は第１０の実施形態と同様である。
第１２の実施形態によっても第１０の実施形態と同様の効果を得ることができる。また、第１２の実施形態によれば、第１０の実施形態及び第１１の実施形態と比較して、絶縁層２５の表層部に設ける電源線の数を低減することができる。
ここで、スイッチトランジスタの断面構成の概要について説明する。図３５～図３７は、スイッチトランジスタの断面構成の例を示す断面図である。
図３５に示す第１の例では、絶縁層１０１中に下地絶縁膜１０２が設けられ、下地絶縁膜１０２上に半導体層１０３、ゲート絶縁膜１０４及びゲート電極１０５が設けられている。絶縁層１０１の表層部に、制御信号線１１０と、ＶＤＤ配線に相当する電源線１２０と、ＶＶＤＤ配線に相当する電源線１３０が設けられている。半導体層１０３は、チャネル１０３Ｃと、チャネル１０３Ｃを間に挟むソース１０３Ｓ及びドレイン１０３Ｄを有する。電源線１２０とソース１０３Ｓとがビア１２１を介して接続され、電源線１３０とドレイン１０３Ｄとがビア１３１を介して接続されている。下地絶縁膜１０２の下に、ＶＤＤ配線に相当する電源線１２３と、ＶＶＤＤ配線に相当する電源線１３３とが設けられている。電源線１２０と電源線１２３とがビア１２２を介して接続され、電源線１３０と電源線１３３とがビア１３２を介して接続されている。制御信号線１１０はビア１１１を介してゲート電極１０５に接続されている。
図３６に示す第２の例では、下地絶縁膜１０２にゲート絶縁膜２０４が設けられ、ゲート絶縁膜２０４の上に半導体層１０３が設けられ、ゲート絶縁膜２０４の下にゲート電極２０５が設けられている。他の構成は第１の例と同様である。
図３７に示す第３の例では、下地絶縁膜１０２の下に設けられた電源線１２３が、下地絶縁膜１０２を貫通するビア３２１を介してソース１０３Ｓに接続されている。電源線１２３の上方において、絶縁層１０１の表層部にＶＳＳ配線に相当する電源線１４０が設けられていてもよい。他の構成は第１の例と同様である。
下地絶縁膜の材料は、例えば酸化シリコン、窒化シリコン、炭化シリコン、酸化窒化シリコン、酸化炭化シリコン等である。半導体層の材料は、例えばＩｎＧａＺｎＯ（ＩＧＺＯ）、ＺｎＯ、ＺｎＳｎＯ、ＩｎＺｎＯ等である。ゲート絶縁膜の材料は、例えばＳｉＯ２、ＳｉＯｘＮｙ、ＳｉＮ、Ａｌ２Ｏ３等である。ゲート電極の材料は、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、スカンジウム等の金属である。ゲート電極の材料がグラフェン等であってもよい。
ゲート電極と半導体層との積層関係及び半導体層とＶＤＤ配線との接続関係の観点から上記の各実施形態に設けられたスイッチトランジスタ５１を第１～第３の例に分類すると、次のようになる。すなわち、第１～第４、第６～第１１の実施形態に設けられたスイッチトランジスタ５１は、第１の例に分類される。第５の実施形態に設けられたスイッチトランジスタ５１は、第２の例に分類される。第１２の実施形態に設けられたスイッチトランジスタ５１は、第３の例に分類される。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１０：第１のチップ
２０：第２のチップ
３１Ａ、３１Ｂ、３１Ｃ：パワードメイン
４２：電源スイッチ回路
５１：スイッチトランジスタ
５２：電源スイッチ制御回路

Claims (17)

  1. 基板と、前記基板の第１の面上に形成された第１の配線層と、を有する第１のチップと、
    前記基板の前記第１の面とは反対側の第２の面上に形成された第２の配線層と、
    を有し、
    前記第２の配線層は、
    第１の電源電位が供給される第１の電源線と、
    第２の電源電位が供給される第２の電源線と、
    前記第１の電源線と前記第２の電源線との間に接続された第１のスイッチと、
    を有し、
    前記第１のチップは、
    第１の接地線と、
    前記第２の電源電位が供給される第３の電源線と、
    前記第１の接地線及び前記第３の電源線が配置された第１の領域と、
    を有し、
    平面視で、前記第１のスイッチは前記第１の領域と重なることを特徴とする半導体装置。
  2. 前記基板に形成され、前記第２の電源線と前記第３の電源線とを接続する第１のビアを有することを特徴とする請求項１に記載の半導体装置。
  3. 平面視で、前記第１のビアは前記第１の領域と重なることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１のチップは、
    第２の接地線と、
    前記第１の電源線に接続された第４の電源線と、
    前記第２の接地線及び前記第４の電源線が配置された第２の領域と、
    を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第２の領域は、前記第２の接地線と前記第４の電源線との間に接続され、前記第１のスイッチを制御する制御回路を含むことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１のチップは、前記制御回路の出力信号を伝達する第１の制御信号線を有し、
    平面視で、前記第２の領域の外側に、前記第１の制御信号線と前記第１のスイッチの制御端子とを接続する第１の接続領域を有することを特徴とする請求項５に記載の半導体装置。
  7. 前記第１の接続領域は、平面視で、前記第１の領域と前記第２の領域との間に設けられていることを特徴とする請求項６に記載の半導体装置。
  8. 複数の前記第１のスイッチの制御端子は、互いに接続されていることを特徴とする請求項６又は７に記載の半導体装置。
  9. 前記第２の配線層は、
    前記第１の電源電位が供給される第５の電源線と、
    前記第２の電源電位が供給される第６の電源線と、
    前記第５の電源線と前記第６の電源線との間に接続された第２のスイッチと、
    を有し、
    平面視で、前記第２のスイッチは前記第１の領域と前記第２の領域との間に配置されていることを特徴とする請求項４乃至８のいずれか１項に記載の半導体装置。
  10. 前記第１のスイッチは、
    前記第１の電源線及び前記第２の電源線に接続された半導体層と、
    ゲート電極と、
    前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と、
    を有することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記ゲート絶縁膜は、前記半導体層の前記第１のチップ側の面上に形成され、
    前記ゲート電極は、前記ゲート絶縁膜の前記第１のチップ側の面上に形成されていることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１の電源線は、前記半導体層の前記第１のチップ側の面とは反対側の面に接続されていることを特徴とする請求項１１に記載の半導体装置。
  13. 前記ゲート絶縁膜は、前記半導体層の前記第１のチップ側の面とは反対側の面上に形成され、
    前記ゲート電極は、前記ゲート絶縁膜の前記第１のチップ側の面とは反対側の面上に形成されていることを特徴とする請求項１０に記載の半導体装置。
  14. 複数の前記第１のスイッチが並列に接続されていることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
  15. 複数の前記第１のスイッチが、平面視で互いに直交する第２の方向及び第３の方向に格子状に並んで配置され、
    前記第２の方向に並ぶ複数の前記第１のスイッチが並列に接続されてスイッチ群が構成され、
    前記第３の方向で隣り合う前記スイッチ群が平面視で前記第１の領域の外側で互いに接続されていることを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１の領域の外側で前記スイッチ群の制御端子同士がバッファを介して接続されていることを特徴とする請求項１５に記載の半導体装置。
  17. 前記スイッチ群の制御端子に接続された容量素子を有することを特徴とする請求項１５又は１６に記載の半導体装置。
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